第第07讲-第4章ARM存储器组织和异常中断

《嵌入式系统原理与开发》

第7讲南京大学计算机系俞建新主讲2008年春季2008年6月21日1南京大学计算机系第4章ARM体系结构本章主要介绍以下内容：ARM体系结构版本ARM处理器系列ARM流水线ARM工作模式和工作状态ARM寄存器组织ARM存储器组织ARM的异常中断AMBA和ARM7TDMI2008年6月21日2南京大学计算机系4.6ARM存储器组织介绍以下内容：数据类型和存储格式ARM的存储体系片上存储器的用法 协处理器CP15存储器管理单元MMU保护单元快速上下文切换扩展写缓存器（WriteBuffer）ARM的异常中断向量表和异常中断处理与返回2008年6月21日3南京大学计算机系4.6.1数据类型和存储格式ARM存储器中的数据类型有6种有符号数8位（字节）、16位（半字）、32位（字）无符号数8位（字节）、16位（半字）、32位（字）缺省端序设置为小端序2008年6月21日4南京大学计算机系4.6.2ARM的存储体系参看下图，抽象成一个呈金字塔型的存储结构注重研究第2层2008年6月21日5南京大学计算机系4.6.3片上存储器的用法多数ARM处理器芯片内部集成了存储器它们统称为片上存储器用途有：片上Cache、片上SRAM、紧耦合存储器（TCM）、写缓存片上存储器的存储空间可以通过指令进行配置，定义成片上Cache，或者片上SRAM，或者一部分片上Cache加一部分片上SRAM。紧耦合存储器和写缓存均需要编程使能或者硬件接线使能按照具体应用情况决定片上存储器配置方法2008年6月21日6南京大学计算机系片上存储器用作紧耦合存储器紧耦合存储器的英文原文如下：TightlyCoupledMemory，TCM弥补Cache访问的不确定性而增加的片上存储器。除了片上紧耦合存储器外，还有紧耦合存储器接口，它能够提供低延时的外存储器访问。有的处理器含有分立的指令TCM和数据TCM。TCM包含在存储器地址映射空间中，可以作为快速存储器来访问。除了不得包含读敏感地址之外，对TCM接口上连接的存储器类型没有其他限制。TCM使用物理地址，对TCM的写访问受到MMU内部保护信息的控制。2008年6月21日7南京大学计算机系TCM在ARMv6处理器核的位置ARMv6处理器包括：ARM1136J-S、ARM1156T22008年6月21日8南京大学计算机系片内TCM存储器举例ARM926EJ-S核心内置32KB指令缓存、16KB数字缓存和8KB数据-TCM和8KB指令-TCM；2008年6月21日9南京大学计算机系Cortex-R4F方框图—含TCM接口注意图的右侧含有一个TCM仲裁和接口模块2008年6月21日10南京大学计算机系ARM1136的TCM支持DMA传输参看ARM1136的方框图2008年6月21日11南京大学计算机系ARM966E-S核的TCM地址映射2008年6月21日12南京大学计算机系ARM966E-S的TCM别名地址空间物理存储块可以通过TCM接口映射在片内的TCM存储区2008年6月21日13南京大学计算机系ARM966E-S的TCM特点TheARM966E-SprocessorsupportsbothinstructionanddataTCMs.YoucanusetheDTCMandITCMtostorereal-timeandperformance-criticalcode.TheTCMsareinstantiatedexternallytotheARM966E-Smacrocellprovidingforflexibilityinthedesignofthememorysubsystem.Thesystemdesignercanselectmemorytypeandoptimizethememorysubsystemforpowerorspeed.2008年6月21日14南京大学计算机系ARM966E-S的TCM接口特点（续1）ThefeaturesoftheTCMinterfaceinclude:

independentITCMandDTCMsizesof0KBor1KB-64MBinpower-of-twoincrements

softwarevisibilityandprogrammabilityofTCMsizeandenable

bootcontrolforITCM

dataaccesstotheITCMforliteralpoolaccessesincode

simpleSRAM-styleinterfacesupportingbothreadsandwrites

variableTCMwaitstatecontrolforITCMandDTCM

abilitytoindicatesequentialandnonsequentialaccesses.2008年6月21日15南京大学计算机系ARM966E-S的TCM特点接口（续2）TheARM966E-SprocessorcontainsaTCMcontrollerthat:

schedulesrequeststotheTCMinterface

handshakeswiththeARM966E-Smemorysystemcontrollertoacknowledgewhenrequestshavebeenserviced

returnsTCMreaddatabacktotheARM9E-Score.TheTCMsarelocatedintheTCMaddressspace.

2008年6月21日16南京大学计算机系AT91SAM9261处理器的TCMAT91SAM9261的独立指令和数据缓存能支持WinCE和Linux操作系统。而其基于TCM构架的SRAM区块则是“确定过程式”实时操作系统的理想安排。另一方面，160K字节的片上SRAM可划分成多个16K字节的区块，作为“指令TCM”、“数据TCM”或片上外设的缓冲，从而让编程人员灵活地优化系统的性能和功耗。2008年6月21日17南京大学计算机系TCM的使能操作通过二种方式进行TCM的使能操作使用处理器芯片的INITRAM引脚使用CP15的c1控制寄存器2008年6月21日18南京大学计算机系S3C44B0X和S3C4510B的三种片上存储器的配置用法S3C44B0X和S3C4510B都有8KB的片上存储器它们有三种配置用法8KB的SRAM8KB的Cache4KB的SRAM加上4KB的Cache较多采用片内RAM配置而非片内Cache配置。2008年6月21日19南京大学计算机系ARM920T的片内存储器注意：ARM920T核的内部没有TCM2008年6月21日20南京大学计算机系ARM720T的片内存储器8KByteunifiedcacheMemoryManagementUnit(MMU)writebufferUnified32-bitAHBbusinterfacecarriesbothinstructionsanddataEmbeddedTraceMacrocell(ETM)interface2008年6月21日21南京大学计算机系4.6.4协处理器CP15CP15即所谓的系统控制协处理器SystemControlCoprocessor在基于ARM的嵌入式系统中，诸如MMU、Cache配置、紧耦合处理器、写缓存配置之类的存储系统管理工作由协处理器CP15完成。CP15可以包含16个32位寄存器编号为CP0~CP15。实际运用中写为C0~C15。2008年6月21日22南京大学计算机系CP15寄存器的访问用户只能够在特权模式下使用MRC和MCR指令来访问CP15寄存器。2008年6月21日23南京大学计算机系4.6.5存储器管理单元MMUARM的MMU部件的用途：

完成虚拟存储空间到物理存储空间的映射。

管理方式：页式虚拟存储器。

页的大小有两种：粗粒度和细粒度。

存储器访问权限的控制。

设置虚拟存储空间的缓冲特性。2008年6月21日24南京大学计算机系4.6.6保护单元保护单元PU，ProtectionUnit也称为：MPU，MemoryProtectionUnit为了消除术语的二义性，我们统一使用术语PU保护单元提供了一个相当简单的替代MMU的方法来管理存储器。对于不需要PU的嵌入式系统而言，PU简化了硬件和软件，主要表现在不使用转换表，这样免去了硬件遍历转换表和软件建立与维护转换表。2008年6月21日25南京大学计算机系保护单元的工作原理和作用ARM核的PU使用区域（region）来管理系统保护。区域是一个存储空间相关联的一组属性，处理器核将这些属性保存在协处理器CP15的一些寄存器里，并用0-7的号码标识每一个区域（它也是一个具有特定属性的逻辑存储空间）。区域的存储边界通过两个属性进行配置：起始地址和大小。区域的大小可以是4KB~4MB的任何2的乘幂。2008年6月21日26南京大学计算机系受保护区域的属性操作系统可以为受保护区域分配更多的属性，包括：访问权限、Cache和写缓存器策略访问权限可以是：读/写、只读和不可访问基于处理器模式的权限管理模式、用户模式等Cache写策略写直达Cache操作、无Cache操作、无写缓存器操作。2008年6月21日27南京大学计算机系含PU的ARM处理器主存访问过程当处理器访问主存的一个区域时，PU比较该区域的访问权限属性和当时的处理器模式。如果请求符合区域访问标准，则PU允许内核读/写主存；如果存储器请求导致存储器访问违例，则PU产生一个异常信号。异常信号被传到处理器核，处理器核判断是出异常是预取指令中止还是数据中止，然后跳转到对应的异常处理例程。2008年6月21日28南京大学计算机系区域属性有关区域的属性如下：区域可以相互重叠每一个区域有一个优先级，该优先级与分配给区域的权限无关当区域重叠时，具有最高优先权的区域的属性可以覆盖其他区域的属性，优先权仅作用于重叠部分的地址。区域的起始地址必须是其大小的倍数。区域的大小是2的乘幂，2的12次方到32次方。2008年6月21日29南京大学计算机系访问受保护区域时产生的异常访问所定义区域外的存储器将产生异常。如果是内核预取指令，则PU产生一个预取指令中止异常。如果是存储器数据请求，则PU产生数据中止异常。2008年6月21日30南京大学计算机系带PU的ARM核概要以下给出了四种带PU的ARM核概要属性ARM核区域数目指令区域和数据区域是否分离指令和数据区域配置是否分离ARM740T8否否ARM940T16是是ARM946E-S8否是ARM1026EJ-S8否是2008年6月21日31南京大学计算机系在带PU的ARM系统中创建区域要实现一个受PU控制主存的嵌入式系统，需要对主存中的不同块定义若干区域。一个区域可以被创建一次，然后一直用到嵌入式系统运行结束；也可以临时创建一个区域来满足一个特殊操作的需要，用完之后就加以删除。2008年6月21日32南京大学计算机系含有PU的ARM核含有8个受保护区域的ARM核ARM740TARM946E-SARM1026EJ-S含有16个受保护区域的ARM核ARM940T2008年6月21日33南京大学计算机系初始化PU、Cache和写缓冲器为了初始化PU、Cache和写缓冲器，控制系统必须定义在操作目标平台时所需要的保护区域。功能主存储器次存储器系统控制C1C0区域的cache属性C2C0区域的写缓冲器属性C3C0区域的访问权限属性C5C0区域的大小和位置C6C0~C72008年6月21日34南京大学计算机系带保护单元和MMU的系统框图2008年6月21日35南京大学计算机系4.6.7ARM处理器的CacheARM处理器均带有Cache或者可以将片上存储器配置成Cache。当然，在不需要时也可以通过配置操作关闭Cache。ARM处理器的Cache地址映射均采用组相联映射。2008年6月21日36南京大学计算机系4.6.8快速上下文切换扩展快速上下文切换扩展FCSE，

FastContextSwitchExtensionFCSE是ARM存储系统的修正机构。它修改系统中不同进程的虚拟地址，避免在进行进程间切换时造成的虚拟地址到物理地址的重映射，从而提高系统的性能。为了理解ARM处理器的FCSE功能，我们首先考察当虚拟存储器中任务切换时，主存中页表和物理存储器的随动切换。2008年6月21日37南京大学计算机系ARM虚拟存储器

用户任务上下文切换示例-1任务1正在执行2008年6月21日38南京大学计算机系ARM虚拟存储器

用户任务上下文切换示例-2任务2正在执行2008年6月21日39南京大学计算机系ARM虚拟存储器

用户任务上下文切换示例-3任务3正在执行2008年6月21日40南京大学计算机系3个任务的多任务环境中

快速上下文切换扩展的举例：切换前任务1正在运行2008年6月21日41南京大学计算机系3个任务的多任务环境中

快速上下文切换扩展的举例：（续）切换后任务2正在运行2008年6月21日42南京大学计算机系4.6.9写缓存器(WriteBuffer)写缓存器是一个容量很小的片内的先进先出（FIFO）存储器，位于处理器核与主存之间。写缓存器的主要用途是：当CPU输出数据时，总线恰好被占用而无法输出，此时，CPU可以把输出数据写入到写缓存器。当总线上没有比写缓存区优先级更高的掌控者时，写缓存区可以通过总线将数据写入内存。

CPU由于不需要等待写操作的完成而增强了性能。写缓存区中的FIFO存储器在存储层次中与L1Cache处于相同的层次。2008年6月21日43南京大学计算机系S3C44B0X处理器的写缓存区由4个写缓存寄存器构成。每一个写缓存寄存器包括一个32位数据字段，一个28位地址字段和一个2位状态字段。可以通过指令对控制寄存器SYSCFG的WE位置1或者置0来使能或者禁能写缓存器。参看下图。2008年6月21日44南京大学计算机系4.7ARM的异常中断ARM异常与中断不做严格意义上的区别ARM的中断向量表内存放的是响应异常和中断的转移指令而不是中断向量地址。在ARM处理器中，当异常发生时，完成当前指令后跳转到相应的异常中断处理程序入口执行异常中断处理。异常处理完毕后返回原来的程序断点继续执行原来的程序。2008年6月21日45南京大学计算机系异常中断分类ARM异常按照起因的不同分为3类： ①指令执行引起的直接异常软件中断、未定义指令和预取指令中止属于这一类 ②指令执行引起的间接异常数据中止（在读取和存储数据时的存储器故障）属于这一类。 ③外部产生的与指令流无关的异常复位、IRQ和FIQ属于这一类。2008年6月21日46南京大学计算机系ARM中断向量表中断向量表中存放了各个异常中断以及处理程序的对应关系。在ARM体系结构中，异常中断向量表的大小只有32个字节。其中，每个异常中断向量占4个字节。系统初始化时，中断向量表从0号存储单元开始存放。2008年6月21日47南京大学计算机系ARM中断向量表（续）中断向量地址异常中断类型异常中断模式优先级（6级最低）0x0复位管理模式，SVC10x4未定义指令未定义指令中止，UND60x8软件中断管理模式，SVC60xC指令预取中止中止模式，ABT50x10数据访问中止中止模式，ABT20x14保留未使用未使用0x18外部中断请求，IRQ外部中断模式，IRQ40x1C快速中断请求，FIQ快速中断模式，FIQ32008年6月21日48南京大学计算机系ARM异常中断响应当发生异常时，ARM处理器对异常中断的响应过程如下：①将CPSR的内容保存到将要执行的异常中断模式的SPSR中。例如：如果异常类型是FIQ，则SPSR_FIQ=CPSR②设置当前程序状态寄存器CPSR中的模式字段位。③将异常发生时程序的下一条指令地址保存到新的异常模式的R14寄存器。注意：异常发生时异常模式R14的定义是PC-4。2008年6月21日49南京大学计算机系ARM异常中断响应④强制对程序计数器赋值。使程序从异常所对应的向量地址开始执行中断服务子程序。

ARM处理器对异常的响应过程可用伪代码描述如下：

R14_<exception_mode>=returnlink SPSR_<exception_mode>=CPSR CPSR[4:0]=exceptionmodenumber CPSR[5]=0/*当运行于ARM状态时*/ if<exception_mode>==ResetorFIQthen CPSR[6]=1/*禁止新的FIQ中断*/ CPSR[7]=1/*禁止新的IRQ中断*/ PC=exceptionvectoraddress2008年6月21日50南京大学计算机系响应异常处理时的断点地址计算中断向量号异常类型异常类型PC是否已被更新LR寄存器值返回地址返回时LR值传送返回到PC前调整①复位SVC清零清零不返回②未定义指令UND未更新X+4X+4不需要③软件中断SWISVC未更新X+4X+4不需要④指令预取中止ABT未更新X+4XLR-4⑤数据访问中止ABT已经更新X+8XLR-8保留⑦外部中断请求，IRQ已经更新X+8X+4LR-4⑧快速中断请求，FIQ已经更新X+8X+4LR-42008年6月21日51南京大学计算机系IRQ、FIQ和ABT异常中断处理程序的返回发生IRQ或者FIQ异常中断时，指令已经执行完毕，PC指向当前指令后面的第3条指令。因此IRQ或者FIQ的异常中断发生时，处理器将程序计数器的计算值（PC-4）保存到LR_IRQ或者LR_FIQ寄存器中。这时LR_IRQ或者LR_FIQ寄存器的值指向当前指令后的第2条指令。参看下面幻灯片的图解。2008年6月21日52南京大学计算机系IRQ、FIQ和ABT异常中断处理程序的返回（续1）在指令预取时如果目标地址是非法的，该指令将被标记成有问题的指令，处理器产生指令预取ABT异常。此刻PC的值还没有更新，它指向当前指令后的第2条指令。指令预取ABT异常中断发生时，处理器将程序计数器的计算值（PC-4）保存到异常模式