触发器和时序逻辑电路的分析

单元十一门电路和组合逻辑电路的分析及设计

1.以数字电路为基础，了解二进制数制；2.掌握数字电路的逻辑控制关系，解决和逻辑控制有关的逻辑代数逻辑门电路；3.掌握组合逻辑电路、编码器、译码器等；学习目标:

单元十一触发器与时序逻辑电路11.1触发器11.2寄存器11.3计数器11.4数/模和模/数变换器11.1触发器双稳态触发器是组成时序逻辑电路的基本单元。它是一种具有记忆功能的逻辑元件，这是它区别于门电路的最大特点。双稳态触发器有两种相反的稳定输出状态。按逻辑功能可分为R-S触发器、J-K触发器、D触发器和T触发器等。应主要了解各种触发器的逻辑功能及特点，内部电路结构只作为一般了解。因此本节重点介绍各类触发器的逻辑功能。1.基本R-S触发器触发器有两个稳定的状态，可用来表示数字0和1。按结构的不同可分为，没有时钟控制的基本触发器和有时钟控制的门控触发器。基本RS触发器是组成门控触发器的基础，一般有与非门和或非门组成的两种，以下介绍与非门组成的基本RS触发器。用与非门组成的RS触发器见图11-1。图中

为置1输入端，

为置0输入端，都是低电平有效，Q、

为输出端，一般以Q的状态作为触发器的状态。11.1.1R-S触发器工作原理与真值表：①当=0，=1时，因=0，G2门的输出端，G1门的两输入为1，因此G1门的输出端Q=0。②当=1，=0时，因=0，G1门的输出端Q=1，G2门的两输入为1，因此G2门的输出端。图11-1与非门组成的基本RS触发器由以上分析可得到表11-1所示真值表。这里Qn表示输入信号到来之前Q的状态，一般称为现态。同时，也可用Qn+1表示输入信号到来之后Q的状态，一般称为次态。③当

=1，

=1时，G1门和G2门的输出端被它们的原来状态锁定，故输出不变。④当

=0，

=0时，则有

。若输入信号

=0，=0之后出现

=1，=1，则输出状态不确定。因此

=0，

=0的情况不能出现，为使这种情况不出现，特给该触发器加一个约束条件

=1。Qn+10101101011Qnn表11-1基本RS触发器的真值表时间图也称为波形图，用时间图也可以很好的描述触发器，时间图分为理想时间图和实际时间图，理想时间图是不考虑门电路延迟的时间图，而实际时间图考虑门电路的延迟时间。由与非门组成的RS触发器理想时间图见图11-2。图11-22.门控R-S触发器在数字系统中，为了协调一致地工作，常常要求触发器有一个控制端，在此控制信号的作用下，各触发器的输出状态有序地变化。具有该控制信号的触发器称为门控触发器。门控触发器按触发方式可分为电位触发、主从触发和边沿触发三类；按逻辑功能可分为RS触发器、D触发器、JK触发器、T触发器等四种类型。触发器的重点是它的逻辑功能和触发方式。图11-3门控RS触发器③特性表根据以上分析可见触发器的次态Qn+1不仅与触发器的输入S、R有关，也与触发器的现态Qn有关。触发器的次态Qn+1与现态Qn以及输入S、R之间的真值表称为特性表。由表11-2门控RS触发器的真值表可得到其特性表，如表11-3所示。SRQ0101101000Qn

n1111

SR00000101010011001001011111011111不允许表11-2门控RS触发器的真值表表11-3门控RS触发器的特性表①电路结构与符号图门控RS触发器见图11-3。图中C为控制信号，也称为时钟信号，记为CP。当门控信号C为1时，RS信号可以通过G3，G4门，这时的门控触发器就是与非门结构的RS触发器，当门控信号为0时，RS信号被封锁。②真值表由图11-3可见，C=1时S、R的作用。正好与基本SR触发器中的、的作用相反，由此可得到门控SR触发器的真值表如表11-2所示。④特性方程触发器的次态Qn+1与现态Qn以及输入S、R之间的关系式称为特性方程。由特性表可得门控RS触发器的特性方程为：RS=0（约束条件）。因此我们可以得到，基本RS触发器的功能特点：①有两个互补的输出端，有两个稳态。②有复位（使Q=0）、置位（使Q=1）、保持原状态等三种功能。③R为复位输入端，S为置位输入端。④由于反馈线的存在，无论是复位还是置位，有效信号只须作用很短的时间。即“一触即发”。例11.1用与非门组成的基本RS触发器如图11-4（a）所示，设初始状态为0，已知输入、端的电压波形如图11-4，试画Q、端的输出波形图。解：由表11-3可画出Q、的波形如图11-4所示。图中虚线所示为考虑门电路的延迟时间的情形。3.同步RS触发器在实际应用中，触发器的工作状态不仅要由R、S端的信号来决定，而且还希望触发器按一定的节拍翻转。为此，给触发器加一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。具有时钟脉冲控制的触发器，其状态的改变与时钟脉冲同步，所以称为同步触发器。同步RS触发器的电路结构：同步RS触发器的电路结构如图11-5(a)所示，图（b）是它的逻辑符号。它由基本RS触发器加G3、G4门构成。G3、G4为控制门。只有在CP脉冲作用下，使控制门打开时，触发信号才能输入，基本RS触发器的状态才能翻转。逻辑功能：当CP＝0时，控制门G3、G4关闭，输出都为1。这时，不管R端和S端的信号如何变化，触发器的状态保持不变。当CP＝1时，控制门G3、G4打开，R、S端的输入信号能通过控制门，使基本RS触发器的状态得以翻转。同步RS触发器的功能表如表11-4所示。由表可以看出，图11-4所示同步RS触发器为高电平触发有效，输出状态的转换分别由CP和R、S控制。R

SQnQn+1功能说明00000101保持原状态01010111置1（置位）10100100清0（复位）111101××输出状态不稳定表11-4同步RS触发器的功能表特性方程：触发器次态Qn+1与输入状态R、S及现态Qn之间的逻辑关系式称为触发器的特性方程。根据真值表可画出RS触发器Qn+1的卡诺图，如图11-6所示。由此可得RS触发器的特性方程为：状态转换图：状态转换图表示触发器从一个状态变化到另一个状态或保持原状时，对输入信号的要求，可以从功能表中归纳出。RS触发器的状态转换图如图11-7所示。RS=0（约束条件）图11-6RS触发器Qn+1的卡诺图图11-7RS触发器的状态转换图波形图：触发器的功能也可以用输入输出波形图直观地表示出来，图11-8所示为同步RS触发器的波形图。图11-8同步RS触发器的波形图 图11-9同步RS触发器的空翻波形同步触发器存在的问题——空翻。在一个时钟周期的整个高电平期间或整个低电平期间都能接收输入信号并改变状态的触发方式称为电平触发。由此引起的在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻，见图11-9。空翻是一种有害的现象，它使得时序电路不能按时钟节拍工作，造成系统的误动作。造成空翻现象的原因是同步触发器结构的不完善，下面将讨论的几种无空翻的触发器，都是从结构上采取措施，从而克服了空翻现象。1.JK触发器是一种功能比较完善，应用极为广泛的触发器。JK触发器：①电路结构和逻辑符号主从RS触发器加二反馈线组成的JK触发器如图11-10所示。11.1.2JK触发器图11-10主从JK触发器（a）逻辑图（b）逻辑符号②特性方程将S=Jn，K=RQn，代入主从RS触发器的特性方程后得到主从JK触发器的特性方程为：JK触发器的逻辑功能与RS触发器的逻辑功能基本相同，不同之处是JK触发器没有约束条件，在J=K=1时，每输入一个时钟脉冲后，触发器向相反的状态翻转一次。表11-5为JK触发器的功能表。J

KQnQn+1功能说明00000101保持原状态01010100清0（复位）10100111置1（置位）11110110每输入一个脉冲输出状态改变一次表11-5JK触发器的功能表状态转换图：JK触发器的状态转换图如图11-12所示。图11-11JK触发器Qn+1的卡诺图图11-12JK触发器的状态转换图例11-2

设主从JK触发器的初始状态为0，已知输入J、K的波形图如图11-13，画出输出Q的波形图。解：所画波形如图11-13所示。画主从触发器的波形图时，应注意以下两点：①触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿）。②在CP=1期间，如果输入信号的状态没有改变，判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。主从JK触发器存在的问题——一次变化现象例11-3主从JK触发器如图11-10（a）所示，设初始状态为0，已知输入J、K的波形图如图11-14，画出输出Q的波形图。解：所画波形如图11-13所示。由此看出，主从JK触发器在CP=1期间，仅管触发信号有多次改变（见J端信号），但主触发器只变化（翻转）一次，这种现象称为“一次变化现象”。一次变化现象也是一种有害的现象，如果在CP=1期间，输入端出现干扰信号，就可能造成触发器的误动作。为了避免发生一次变化现象，在使用主从JK触发器时，要保证在CP=1期间，J、K保持状态不变。

要解决一次变化问题，仍应从电路结构上入手，让触发器只接收CP触发沿到来前一瞬间的输入信号。这种触发器称为边沿触发器。图11-14主从JK触发器的一次变化波形1.Ｄ触发器边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且将接收输入信号的时间也控制在CP触发沿到来的前一瞬间。因此，边沿触发器既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。边沿触发器常用有“维持—阻塞结构边沿型”和“CMOS主从结构边沿型”，下面以“CMOS主从边沿D触发器”为例介绍边沿触发器。D触发器的逻辑功能：D触发器只有一个触发输入端D，因此，逻辑关系非常简单，如表11-6所示。11.1.3Ｄ触发器DQnQn+1功能说明001101010011输出状态同D表11-6D触发器功能表电路结构：图11-15所示是用CMOS逻辑门和CMOS传输门组成的主从D触发器。图中，G1、G2和TG1、TG2组成主触发器，G3、G4和TG3、TG4组成从触发器。CP和为互补的时钟脉冲。由于引入了传输门，该电路虽为主从结构，却没有一次变化问题，具有边沿触发器的特性。图11-15CMOS主从结构的边沿触发器=0，经G3反相后，输出Q＝1。至此完成了整个触发翻转的全过程。工作原理：触发器的触发翻转分为两个节拍：①当CP变为1时，则变为0。这时TG1开通，TG2关闭。主触发器接收输入端D的信号。设D=1，经TG1传到G1的输入端，使＝0，Q’=1。同时，TG3关闭，切断了主、从两个触发器间的联系，TG4开通，从触发器保持原状态不变。②当CP由1变为0时，则变为1。这时TG1关闭，切断了D信号与主触发器的联系，使D信号不再影响触发器的状态，而TG2开通，将G1的输入端与G2的输出端连通，使主触发器保持原状态不变。与此同时，TG3开通，TG4关闭，将主触发器的状态＝0送入从触发器，使可见，该触发器是利用4个传输门交替地开通和关闭，将触发器的触发翻转控制在CP下跳沿到来的一瞬间，并接收CP下跳沿到来前一瞬间的D信号。如果将传输门的控制信号CP和

互换，可使触发器变为CP上跳沿触发。图11-16带有RD和SD断的边沿D触发器逻辑符号通常，集成CMOS边沿触发器一般具有直接置0端RD和直接置1端SD，如图11-16所示。RD端和SD端的作用主要是用来给触发器设置初始状态，或对触发器的状态进行特殊的控制。在使用时要注意，任何时刻，只能一个信号有效，不能同时有效。注意，该电路的RD和SD端都为高电平有效，CP作用沿为下跳沿。

例11-3

已知边沿D触发器的输入D的波形图如图11-17所示，试画出输出Q的波形图（设其初始状态为0，CP作用沿为上升沿）。

解：由于是边沿触发器，画波形图时，应注意以下两点：（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是上升沿）。（2）判断触发器次态的依据是时钟脉冲触发沿（这里是上升沿）前一瞬间输入端的状态。根据D触发器的功能表可画出输出端Q的波形图如图11-17所示。11.2寄存器寄存器由多个锁存器或触发器组成，用于存储一组二进制信号，是数字系统中常用的器件。以下介绍几种常用的集成器。1.4位D型锁存器74757475是锁存器结构的寄存器，由4位D锁存器构成，在使能信号C的控制下锁存输入信号D，该锁存器的流行符号与IEEE符号见图11-18（1/2芯片），功能见表11-7。11.2.1数码寄存器图11-187475的流行符号与IEEE符号

图11-19是7475内部结构图，从7475的内部结构来看，它是用门控D锁存器组成，两个锁存器一组，共用一个门控信号，因此在门控信号C高电平期间，输出端Q的状态随D端变化，当门控信号C变成低电平之后，Q端状态保持不变。注意这里C是电位信号。图11-197475内部结构图

2.寄存器7417574175是触发器结构的数据寄存器，具有4个数据输入端、公共清除端和时钟端，输出具有互补结构。它的流行符号和IEEE符号如图11-20所示，功能见表11-7。图11-20寄存器74175的图形符号与IEEE符号输入输出说明

CLKDQ0xx1↑11↑010x010Q0清0置1置0保持表11-774175功能表图11-21是74175的内部结构图，它是由4位维持阻塞D触发器组成，当脉冲正沿到来时，D信号被送到Q端输出。注意74175输出端只在时钟脉冲上升沿时随输入信号D变化；而7475只要门控端是高电平输出端就随D端的变化而变化。在脉冲的作用下四位信号同时输入称为并行输入，在脉冲的作用下四位信号同时输出称为并行输出。图11-2174175内部结构逻辑图3.寄存器7427374273是触发器结构的寄存器，具有公共清除端和时钟端的8D触发器，在时钟CLK正沿，Q端接收D端输入的数据。该芯片常用在单片机系统中锁存数据信号等。符号见图11-22，功能见表11-8。输入输出说明

CLKDQ0xx1↑11↑010x010Q0清0置1置0保持表11-874273功能表图11-22寄存器74273流行符号与IEEE符号以上寄存器电路，由于电路的结构不同动作特点也不同。使用时一定注意控制信号是电位还是脉冲。

1.移位寄存器框图在时种信号的控制下，所寄存的数据依次向左（由低位向高位）或向右（由高位向低位）移位的寄存器称为移位寄存器。根据移位方向的不同，有左移寄存器、右移寄存器和双向寄存器之分。移位寄存器的原理图如图11-23所示。11.2.2移位寄存器图11-23移位寄存器框图一般移位寄存器具有如下全部或部分输入输出端：并行输入端：寄存器中的每一个触发器输入端都是寄存器的并行数据输入端。并行输出端：寄存器中的每一个触发器输出端都是寄存器的并行数据输出端。移位脉冲CP端：寄存器的移位脉冲。串行输入端：寄存器中最左侧或最右侧触发器的输入端是寄存器的串行数据输入端。串行输出端：寄存器中最左侧或最右侧触发器的输出端是寄存器的串行数据输出端。置0端：将寄存器中的所有触发器置0。置1端：将寄存器中的所有触发器置1。移位/并入控制：控制寄存器是否进行数据串行移位或数据并行输入。左/右移位控制端：控制寄存器的数据移位方向。图11-24边沿RS触发器组成的移位寄存器以上介绍的这些输入、输出和控制端并不是每一个移位寄存器都具有，但是移位寄存器一定有移位脉冲端。由边沿触发器组成的移位寄存器电路如图11-24所示，其中串行输入的数据在时钟脉冲的作用下移动。图11-2574164的逻辑符号2.移位寄存器7416474164是8位串入并出的移位寄存器，图11-25为它的逻辑符号。74164由8个具有异步清除端的RS触发器组成，具有时钟端CLK、清除端、串行输入端A和B和8个输出端。图11-26是74164的第一级电路，通过它可以分析74164的功能。从图中可以看出74164是低电平清0。图11-2674164的第一级电路输入端A和B之间是与逻辑关系，当A和B都是高电平时，相当于串行数据端接高电平，而其中若有一个是低电平就相当于串行数据端接低电平，一般将A和B端并接在一起使用。74164的功能见表11-9。输入输出说明CLK

ABQAQB…QHx0xx01xx↑111↑10x↑1x000…0QA0QB0

…QH01QAn

…QGn0QAn

…QGn0QAn

…QGn清0保持移入1移入0移入0表11-974164功能表图11-27是使用74164的数码管驱动电路，图中U1的串行输入端用于接收欲显示的数据，而时钟端用于将数据移到74164中。使用这种方式显示数据，首先要将数据编码，例如，显示数字3，则移入74164的数据应为00001101，各位数据对应于数码管的各段笔画a、b、c、d、e、f、g和小数点。该电路可以和单片机、微机和可编程控制器等装置连接，用于显示数据。若是几百个这样的电路串连，可以节约大量的I/O接口。若使用单片机的串行通讯口与该电路连接，使用起来更加方便。

11.3计数器计数器是最常见的时序电路，它常用于计数、分频、定时及产生数字系统的节拍脉冲等，其种类很多，划分如下：按照触发器是否同时翻转可分为同步计数器或异步计数器按照计数顺序的增减，分为加、减计数器，计数顺序增加称为加计数器，计数顺序减少称为减计数器，计数顺序可增可减称为可逆计数器按计数容量（M）和构成计数器的触发器的个数（N）之间的关系可分为二进制和非二十进制计数器。计数器所能记忆的时钟脉冲个数（容量）称为计数器的模。当M=2N时为二进制否则非二进制计数器。当然二进制计数器又可称为M=2N计数器。图11-27用74164显示数码的电路1.同步二进制加法计数器

表11-10二进制计数器状态表11.3.1二进制计数器Qn

…Q2Q1Q00…0000…0010…0100…0110…100┆…┆┆┆1…1101…111同步二进制加法计数器的状态表见表11-10。从表11-10中可以知道Q0只要有时钟脉冲就翻转，而Q1要在Q0为1时翻转，Q2要在Q1和Q0都是1时翻转，由此类推，若要Qn翻转必须

…Q2、Q1和Q0都为1。若用JK触发器组成同步二进制加法计数器，则每一个触发器的翻转的条件是：根据这个规律可以画出如图11-28所示的同步二进制加法计数器的逻辑图。图11-28同步二进制加法计数器的逻辑图计数器74163是四位二进制加法计数器。图11-29是74163的流行符号和IEEE符号图，功能见表11-11。它具有同步预置、清除、使能控制和纹波进位端RCO，计数器在时钟上升沿时进行预置、清除和计数器操作。图11-2974163符号图表11-11Qn…Q2Q1Q00…0000…0010…0100…0110…1000…1010…110┆…┆┆┆2.异步二进制加法计数器首先分析二进制加法计数状态表。可以看出，当Q0从1变0时，Q1发生变化，而只有当Q1从1变为0时，Q2才发生变化，由此可以得出结论，异步二进制加法计数器各位触发器的翻转发生在前一位输出从1变0的时刻。用JK触发器实现4位异步二进制加法计数器见图11-30。图11-304位异步二进制加法计数器

图11-3174293计数器逻辑符号74293是4位异步二进制加法计数器，具有二分频和八分频能力，逻辑符号如图11-31所示。74293内部逻辑图见图11-32。从逻辑图可知它由一个2进制和一个8进制计数器组成，两个计数器各具有时钟端CKA、CKB，两个计数器具有相同的清除端R0(1)&R0(2)。74293的功能表见表11-12。该计数器可以接成2进制，8进制和16进制，使用起来非常灵活。图11-3274293内部逻辑图表11-1274293功能表输入输出R0(1)R0(2)CKACKBQ11xx0x↓↓x0↓↓清0计数计数1.同步十进制加法计数器下面以JK触发器为例讨论同步十进制加法计数器。

表11-13十进制计数器状态表11.3.2十进制计数器计数脉冲Q3Q2Q1Q0123456789101100000001001000110100010101100111100010010000从状态表11-13可以看出，在第10个脉冲到来之前的情况，与同步二进制计数器相同，只要在第10个脉冲后，解决如下问题：第一问题：使Q1和Q2保持不变，从状态表可以看出，Q3为1时，Q1和Q2保持为零，所以可以取Q3信号保持Q1为0，只要Q1为0，Q2就保持不变。第二问题：使Q0和Q3翻转置0Q0自由翻转，当第10个脉冲到来前Q0=1所以当第10个脉冲到来后，Q0=0。从状态表可以看出，只有当Q3自己为1时，同时Q0也为1时，Q3才置0。从以上分析我们有如下驱动方程：由此可以画出如图11-33所示逻辑电路图。图11-33同步十进制加法计数器电路74160是可预置数十进制同步加法计数器，它的流行符号与IEEE符号见图11-34。它具有数据输入端A、B、C和D，置数端、清除端和计数控制端ENT和ENP，为方便级连，设置了输出端。图11-3474160同步十进制计数器的符号当置数端=0、=1、CP脉冲上升沿时预置数。当==1而ENT=ENP=0时，输出数据和进位RCO保持。当ENT=0时计数器保持，但RCO=0。==ENT=ENP=1，电路工作在计数状态。详细功能见功能表11-14。输入输出

ENT

ENPCLKQn0xxx10xx1111110x11x0x↑↑xx异步清除同步预置计数保持保持同步二进制计数器74161的功能同74160，它也是直接清零的计数器。74190是可预置数同步可逆（加减）十进制计数器。2.异步十进制加法计数器为得到异步十进制加法计数器的规律，首先列出表11-15所示状态表。

表11-15

异步十进制加法计数状态表Q3Q2Q1Q000000001001000110100010101100111100010010000图11-35异步十进制计数器根据十进制加法计数的规律，要组成十进制加法计数器，关键是从1001状态跳过6个状态进入0000态，要使1001态进入0000态需要解决如下问题：第一问题：Q3的时钟当Q1和Q2都为1时，Q3从0变为1，当Q1和Q2为0时，Q3要从1变为0，由此可以知道，Q3的时钟脉冲不能来自Q2与Q1，只能来自Q0。Q3在Q1和Q2为1时，从0变为1，当Q1和Q2为0时，从1变为0，根据JK触发器的特性方程，有由驱动方程有图11-35所示的逻辑图。74290就是按上述原理制成的异步十进制计数器，符号示于图11-36。该计数器是由一个二进制计数器和一个五进制计数器组成，其中时钟CKA和输出QA组成二进制计数器，时钟CKB和输出端QB、QC、QD组成五进制计数器。另外这两个计数器还有公共置0端R0(1)&R0(2)和公共置1端R9(1)&R9)。第二问题：保持Q1和Q2为0当1001变为0000时，要求Q1和Q2保持0不变，保持信号来自Q3，因为Q3为1时，需要保持Q1和Q2为0不变若用用JK触发器实现四位异步十进制计数器，从以上讨论可以得到如下驱动信号。Q0是自由翻转的触发器，所以

需要用Q3保持Q1和Q2为0，所以根据JK触发器的特性方程有：只要Q1保持为0，Q2就会保持不变，因为Q2的时钟端是Q1的输出，所以Q2是自由翻转的触发器该计数器之所以分成二、五进制两个计数器，就是为了使用灵活，例如它本身就是二、五进制计数器，若将QA连接到CKB就得到十进制计数器。该计数器功能见表11-24。图11-3674290的逻辑符号表11-2474290功能表输入输出R0(1)R0(2)R9(1)R9(2)QDDCQBQA110x11x0xx11x0x00x0x0xx0x00x000000001001计数计数计数计数11.4数/模和模/数变换器数字电路处理的信号一般是多位二进制信息。因此，数/模转换器的输入数字信号是二进制数字量，输出模拟信号则是与输入数字量成正比的电压或电流。数/模转换器的组成如图11-37所示。11..4.1数/模变换器图11-37DA转换器框图图中寄存器用来暂时存放数字量D。寄存器的输入可以是并行输入，也可以是串行输入，但输出只能是并行输出。通常输入寄存器的数字量D都是存放数字码。n位寄存器的输出分别控制N个模拟开关的接通或断开。每个模拟开关相当于一个单刀双掷开关，它们分别与电阻译码电路的n个支路相连。当输入数字量为l时，开关将参考电压UR按位切换到电阻译码电路;当输入数字量为0时，开关接通到地，从而使电阻译码网络输出电压(或电流)的大小与输入数字量成正比。电阻译码电路是一个加权求和电路。它把输入数字量的各位I按权变成相应的电流，再通过运算放大器转换成模拟电压U0。1.权电阻DA转换器①电路组成图11-38所示为一个4位权电阻DAC的电路图。它包括四部分:参考电压UR；电子开关；权电阻求和网络；运算放大器。②工作原理有一个以二进制数码表示的4位数字量，D4=d3d2d1d0。用4位二进制代码d3、d2、d1、d0分别控制电子开关S3、S2、S1、S0。如di=l，Si接UR；di=0，Si接地。当Si接UR时，该支路中的电阻便得到电流，否则该支路得不到电流，各支路的总电流流到R/2上便建立起输出电压。图11-384位权电阻DAC

例如D=d3d2d1d0=1001，则R上有电流，23R上有电流，I为R与23R两电阻上电流之和。因为运算放大器输入阻抗很大，不需输入电流，所以该电流流入R/2中，又因为运放反相输入端是"虚地"，所以图11-38中的权电阻求和网络存在如下关系式，这里，d3、d2、d1、d0可能取“1”或“0”。正是说明了输入数字量转换成了模拟量输出。对于D4=d3d2d1d0=1001则：即模拟量输出U0的大小直接与输入二进制数的大小成正比，其比例系数为，其中UR为参考电压。由于这里电阻的数值是按照二进制不同的位权值进行匹配的，所以叫做权电阻求和网络。③特点权电阻DAC的数字量各位同时转换，速度快，这种转换叫做并行数/模转换;这种转换器的位数越多，需要的权电阻越多，而且各个电阻的阻值差也越大，如有10位，最小的电阻R=l0kΩ，则最大的电阻23R=5.l2MΩ，阻值范围大，如果想制成集成片非常困难;这种转换的精度与各电阻关系极大，在大范围内又要高精度，实在无法做到，因此权电阻DAC用得很少，但它的转换思路是颇为有用的。2.T型电阻网络DA转换器电路工作原理：T型电阻网络的基本结构如图11-39所示。这是一个四级的T型网络。电阻值为R和2R的电阻构成T型。由图11-39可知，由节点AA'向右看的等效电阻为R，而由BB'、CC'、DD'各点向右看的等效电阻值也都是R。因此有：这种网络可以类推到N级。图11-40是一个数字量输入为4位的T型网络DA转换器原理图。同样，图中电阻值为R和2R的电阻构成了型网路。D0~D3表示4位二进制输入信号，D3为高位，D0为低位。S0~S3是四个电子模拟开关，当某一位数Di=l，即表示Si接l，这时相应电阻的电流Ii流向I01，当Di=0，即表示Si接0，则流过相应电阻的电流Ii流向IO2到地。因此，运算放大器的输入电流I01由下式决定：图11-40中的运算放大器接成反相放大器的形式，其输出电压U0由下式决定:即输出的模拟电压与输入的数字信号D3~D0的状态以及位权成正比。若取RF=R，则D/A转换后的输出电压表示为：如果电阻网络由N级组成，则DA转换后的输出电压表示为：数模转换器的主要参数①分辨率分辨率是指对输出最小电压的分辨能力。它用输入数码只有最低有效位为1时的输出电压与输入数码为全1时输出满量程电压之比来表示，即分辨率例如10位DAC的分辨率为如果输出模拟电压满量程为l0V，那么10位DAC能够分辨的最小电压为l0V/l023=9．76mV，而8位DAC能分辨的最小电压为l0V/255=39mV。可见DAC的位数越多，分辨出最小电压的能力越强，故有时也用输入数码的位数来表示分辨率，如10位DAC的分辨率为10位。②绝对误差绝对误差又称绝对精度，是指当输入数码为全1时所对应的实际输出电压与电路理论电压值之差。设计时，一般要求小于LSB所对应的输出电压值。因此，绝对误差与位数有关，位数N越多，LSB愈小，精度则愈高。③转换速度转换速度是指从送入数字信号起，到输出电流或电压达到稳态值所需要的时间。因此，也称作输出建立时间。一般位数愈多，转换时间愈长。也就是说精度与速度是相互矛盾的。3.集成DA转换器集成DA转换器芯片通常只将T型(倒T型)电阻网络、模拟开关等集成到一块芯片上，多数芯片中并不包含运算放大器。构成D/A转换器时要外接运算放大器，有时还要外接电阻。常用的DA转换器芯片有8位、l0位、12位、16位等品种。这里主要介绍8位DA转换器，其型号为DAC0832。DAC0832的内部原理框图和外部引线排列如图11-41所示。由图可知，芯片内部主要由三部分组成:两个8位锁(寄)存器，即输入锁存器和DAC锁存器，可以进行两次缓冲操作，使操作形式灵活、多样;控制电路由G1、G2、G3等门电路组成，实现对锁存器的多种控制；8位D/A转换器，主要由倒T型电阻网络组成，参考电压U、和求和运算放大器需要外接。原理框图：DAC0832的管脚使用说明：①D7~D0数字信号输入端，D7为最高位，D0为最低位。②ILE允许输入锁存，高电平有效。③：

片选输入，低电平有效。④：写信号（1）输入，低电平有效。由图9-6（a）可知，A=ILE••

。只有当ILE=1，

=

=0时，A点为高电平1，输入锁存器处于导通状态，允许数据输入；而当

=1时，输入数据D7~D0被锁存⑤

：写信号（2）输入，低电平有效。

⑥

：传送控制信号输入端，低电平有效。数据D7~D0被锁存后，能否进行D/A转换还要看B点的电平。B=•=1时，使锁存于输入器中的数据被锁存于DAC锁存器进行D/A转换，否则将停止D/A转换。使用该芯片时，可采用双缓冲方式，即两级锁存都受控;也可以用单级缓冲方式，即只控制一级锁存，另一级始终直通；还可以让两级都直通，随时对输入数字信号进行D/A转换。因此，这种结构的转换器使用起来非常灵活方便。

⑦UREF参考电压输入端，可在+l0V~-l0V范围内选择。⑧IOUT1:电流输出1。⑨IOUT2电流输出2。⑩Rf反馈电阻引线端。Vcc:电源电压，可在+5V~+l5V范围内选择。最佳工作状态电压为+l5V。AGND模拟信号接地端。DGND数字信号接地端。3．DAC0832的应用用DAC0832构成单极性D/A转换器的典型接线如图11-42所示。如果在图11-42电路的基础上再加一级放大器，就构成了双极性电压输出，如图11-43所示。图11-42单极性输出DA转换器当参考电压为UR时，图11-43双极性输出D/A转换器11.4.2模数转换器1. A/D转换的一般过程A/D转换的目的是将模拟信号转换成数字信号，所以A/D转换电路的输入是连续变化的模拟信号，输出则是离散的二进制数字信号。从输入到输出，一般要经过采样、保持、量化和编码四个步骤，才能完成A/D转换。采样和保持要把随时间连续变化的模拟信号变换成对应的离散数字信号，首先要按一定的时间间隔取出模拟信号的值，这一过程叫采样。采样定理：为了保证采样后的信号能恢复原来的模拟信号，要求采样的频率fS与被采样的模拟信号的最高频率fImax应满足下面关系：fS≥2 fImax由输出模拟电压Uo的表达式可知，若参考电压UR为负，则输入数字信号最高值D7为1时，U0为负值；当D7=0时，U0为正值。所以，最高位D7起到了符号位的作用。当UR为正时，D7同样可起到符号位的作用，但D7=l时Uo为正值，D7=0时U0为负值。由于模/数转换需要一定的时间，在这段时间内模拟信号应保持不变，因此要求采样后的模拟信号值必须保持一段时间，这一过程称为保持。图11-44是模拟信号、采样信号及采样后保持的信号波形图。图中，UI为输入模拟信号；US为采样信号，频率为fS=1/TS；U0为采样保持后的输出信号，每个采样值保持的时间为TS。只要fS高于UI最高频率的两倍，则从输出信号U0中可以恢复输入模拟信号UI。图11-44模拟信号、采样信号、保持信号波形图量化和编码经采样、保持所得电压信号仍是模拟量，不是数字量。量化和编码就是由模拟量转换成数字量的过程，亦即A/D转换的主要阶段。量化是将采样、保持电路输出信号Uo进行离散化的过程。离散后的电平称为量化电平。用二进制数表示量化电平即为编码。任何一个数字量的大小，都是以某个最小数字量单位的整数倍来表示的，在用数字量表示模拟电压时，也是如此。最小数字量单位，就是量化单位。将采样电压按一定的等级进行分割，也就是说用近似的方法取值，这就不可避免地带来了误差，这种误差称之为量化误差。误差的大小取决于量化的方法。各种量化方法中，对模拟量分割的等级越多，误差则越小。

量化方法一般有两种。一种是采用只舍不入的方法。另一种是采用四舍五入的方法。例如，量化单位为lmV，对于05mVU0<lmV，只舍不入方法取U0=0mV，而四舍五入方法则取U0=lmV。由于前者只舍不入，而后者有舍有入，所以后者较前者误差来得小。前者误差最大为lmV，后者为0.5mV。采样、保持电路采样、保持电路的基本组成如图11-45所示。该电路由一个存储电容C、一个场效应管T构成的电子模拟开关及电压跟随运算放大器组成。采样控制信号US为高电平时，开关管T导通，输入模拟信号UI通过T存储在电容C上。经过运放电压跟随器，输出电压U0=UC=UI。采样控制信号US为低电平时，开关管T截止，电容C上的电压因无放电通路，会在一段时间内保持不变。所以输出电压Uo也保持原数值，直到下一个采样控制信号US的高电平到来为止。图11-45采样、保持电路原理图2.逐次渐近型(逼近型)A/D转换器逐次渐近型A/D转换器是目前使用最多的一种，在其转换过程中，量化和编码是同时实现的，故属于直接A/D转换器。这种A/D转换器由电压比较器、逻辑控制器、DAC及数码寄存器组成。其原理框图如图11-46所示。其转换原理是:将输入模拟量同反馈电压(参考电压)Uf做n次比较，使量化的数字量逐次逼近输入模拟量。具体地讲，首先把数码寄存器最高位置1(即从最高位开始比较)，其余各位置0（即100…0）。图11-46逐次渐进型A/D转换器原理框图该数码经DAC转换后的输出电压（参考电压Uf）恰为输入满量程(Um)的一半，将输入模拟电压UI与Uf相比较，若UIUf，比较器输出Uc=0，则保留数码寄存器最高位的1；若UI<<Ui，比较器输出UC=l，则去掉寄存器最高位的1，变为0。然后控制器再将数码寄存器的次高位置1，低位还是0。数码寄存器这时的输出再经DAC转换为相应参考电压Uf，再与UI进行比较，若UIUf，则UC=0，保留数码寄存器次高位的1，否则UC=0，去掉这个1…依此类推，在一系列CP的作用下，直至数码寄存器的最低位置1，经过n次(n为数码寄存器的位数)比较后，数码寄存器中产生的数码就是ADC要输出的数字量。在第n+l个CP(n位比较用了n个CP)作用下，寄存器中的状态送至输出端，即模拟量转化为相应数字量。在第n+2个CP作用下，逻辑控制电路复初，同时将输出清0，为下一次A/D转换做好准备。下面以图11-47来说明A/D转换的基本原理。图11-47所示电路由5个D触发器和门1~3构成控制逻辑电路。其中5个D触发器组成环形移位寄存器；3个RS钟控触发器做为逐次逼近寄存器；3位DAC用来产生反馈参考（比较）电压Uf；门4~6输出3位数字量D2D1D0；C为电压比较器。图11-47逐次逼近型ADC设AD满量程可输入电压Um=l00mV，试将采样保持模拟信号UI=76mV转换成数字信号。转换开始，环形移位寄存器初态为Q1Q2Q3Q4Q5=l0000状态。当第l个CP到来时，逐次逼近型寄存器被量化成Q6Q7Q8=100。与此同时，环形移位寄存器右移一位，即Q1Q2Q3Q4Q5=01000状态。逐次逼近型寄存器的输出100经DAC转换为Um/2=100/2=50mV，即Uf=50mV。UI与Uf在比较器中比较，由于UI=76mV，所以UI>Uf，因此Uc=0。当第2个CP到来时，由于Q1Q2Q3Q4Q5=01000，又UC=0，使得Q6Q7Q8=110，相当于Q6保留l，Q7置为l，Q8仍为0。与此同时Q1Q2Q3Q4Q5=00l00，逐次逼近型寄存器的状态110经DAC转换为50+50/2=75mV。即Uf变成75mV，经与UI比较，UI>Uf，所以Uc=0。当第3个CP到来时，由于Q1Q2Q3Q4Q5=00100，又UC=0，使得Q6Q7Q8=11l，相当于Q7、Q6保持不变，Q8置为1。与此同时，环形寄存器又右移一位。逐次逼近型寄存器的输出111经DAC转换输出为75+50