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文档简介

FPGA/CPLD应用技术深圳职业技术学院温国忠、余菲、曾启明、赵杰、刘俐、王毅峰电子信息工程技术专业课程项目化实施课程电子信息工程技术专业教学资源库Electronicinformationteachingresource功能仿真Testbench设计Modelsim仿真数字跑表模块Modelsim功能仿真Digitalstopwatchmodulemodelsimfunctionsimulation功能仿真目的：对设计进行不带器件延时信息的逻辑功能仿真，验证电路功能是否满足设计要求

数字跑表模块

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数字跑表模块TESTBENCH激励激励moduletb_paobiao;

reg clk,reset,pause;wire[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;paobiaou_paobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);//时钟产生模块initialbegin clk=1'b0;endalways #5clk=~clk;//复位信号产生initialbegin reset=1'b0; #100reset=1'b1; #10reset=1'b0;end//暂停信号产生initialbegin pause=1'b1; #300pause=1'b0; #119905pause=1'b1; #30pause=1'b0;endendmoduleTestbench设计Modelsim功能仿真建立工程在Modelsim软件中选择“File”菜单下的“New”选项，选择“Project”选项

加入文件到project在新建工程时，也可以不选择添加的项目种类，而是在project栏里面单击右键，在弹出的菜单中选择“AddtoProject→ExistingFile”

添加存在的工程项目Modelsim功能仿真编译原代码Verilog源文件的GUI模式的编译方法是：直接执行主窗口中“Compile”菜单下的各种不同的编译命令编译成功Modelsim功能仿真启动仿真器并加载顶层设计编译时发生的错误信息会在主窗口的消息显示窗口上报给用户，如图所示，双击编译错误，Modelsim会自动打开相关的源文件并定位错误。这个特性极大方便了代码测试Mode

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