第5章 时序逻辑电路

电子技术（数字部分）第5章时序逻辑电路5.1时序逻辑电路概述5.2同步时序逻辑电路分析5.3同步时序逻辑电路的设计5.4异步时序逻辑电路分析5.5典型的时序逻辑集成电路25.1时序逻辑电路概述5.1.1时序逻辑电路的结构和特征5.1.2时序逻辑电路分类35.1.1时序逻辑电路的结构和特征4时序电路的特点1.组合电路：电路的输出只与电路的输入有关，与电路的前一时刻的状态无关。2.时序电路：电路在某一时刻的输出取决于该时刻电路的输入还取决于前一时刻电路的状态时序电路结构特点：组合电路+触发器电路的状态与时间顺序有关由触发器保存组合电路存储电路Z1ZnW1WhY1YkX1Xn时钟信号未注明输出方程：Z（tn）=F[X（tn），Y（tn）]状态方程：Y（tn+1）=

G[W（tn），Y（tn）]驱动方程:W（tn）=H[X（tn），Y（tn）]时序电路的结构存储电路输入信号存储电路输出信号时序电路输出信号时序电路输入信号现态，或原状态次态或新状态式中：tn、tn+1表示相邻的两个离散时间5时序电路的分类1.根据时序电路输出信号的特点分类

Z（tn）=F[Y（tn）]穆尔型（Moore）电路F[X（tn），Y（tn）]米里型（Mealy）电路2.根据时序电路中时钟信号的连接方式分类

时序电路同步：异步：存储电路里所有触发器由一个统一的时钟脉冲源控制没有统一的时钟脉冲67输出方程激励方程组

状态方程组1.逻辑方程组时序电路功能的表达方法8状态转换真值表100010001100000000ZA010100011100010111011101001110输出方程状态方程组1.根据方程组列出状态转换真值表9将状态转换真值表转换为状态表01/000/11111/000/11010/000/00001/000/101状态表A=1A=0状态转换真值表010100011100010111011101001110100010001100000000ZA10状态表01/000/11111/000/11010/000/00001/000/101A=1A=00/01/00/11/00/11/00/11/02.根据状态表画出状态图114.时序图

时序逻辑电路的四种描述方式是可以相互转换的状态表01/000/11111/000/11010/000/00001/000/101A=1A=0根据状态表画出波形图125.2同步时序逻辑电路分析5.2.1同步时序逻辑电路的分析步骤5.2.2同步时序逻辑电路分析举例135.2.1

同步时序逻辑电路分析步骤1.了解电路的组成：电路的输入、输出信号、触发器的类型等４.确定电路的逻辑功能.3.列出状态转换表或画出状态图和波形图；2.根据给定的时序电路图,写出下列各逻辑方程式：(１)输出方程；(２)各触发器的激励方程;

（3）状态方程:将每个触发器的驱动方程代入其特性方程得状态方程.

14例1试分析如图所示时序电路的逻辑功能。5.2.2同步时序逻辑电路分析举例电路是由两个T触发器组成的同步时序电路。解：(1)了解电路组成。15(2)根据电路列出三个方程组激励方程组:T0=AT1=AQ0

输出方程组:Y=AQ1Q0

将激励方程组代入T触发器的特性方程得状态方程组16(3)根据状态方程组和输出方程列出状态表Y=AQ1Q000/111/01111/010/01010/001/00101/000/000A=1A=017(4)画出状态图00/111/01111/010/01010/001/00101/000/000A=1A=01800/111/01111/010/01010/001/00101/000/000A=1A=0(5)画出时序图19(6)逻辑功能分析观察状态图和时序图可知，电路是一个由信号A控制的可控二进制计数器。当A=0时停止计数，电路状态保持不变；当A=1时，在CP上升沿到来后电路状态值加1，一旦计数到11状态，Y输出1，且电路状态将在下一个CP上升沿回到00。输出信号Y的下降沿可用于触发进位操作。20例2试分析如图所示时序电路的逻辑功能。电路是由两个JK触发器组成的莫尔型同步时序电路。解：1.了解电路组成。J2=K2=XQ1

J1=K1=1Y=Q2Q1

2.写出下列各逻辑方程式：输出方程激励方程21J2=K2=XQ1

J1=K1=1将激励方程代入JK触发器的特性方程得状态方程整理得：FF2FF1223.列出其状态转换表，画出状态转换图和波形图Y=Q2Q1

11100100X=1X=0状态转换表10/100/101/011/000/010/011/001/023状态图10/100/11101/011/01000/010/00111/001/000X=1X=0画出状态图24根据状态转换表，画出波形图。1100011001111000010010110100A=1A=0Z10011100110110Q2Q125X=0时电路功能：可逆计数器X=1时Y可理解为进位或借位端。电路进行加1计数电路进行减1计数。４.确定电路的逻辑功能.26例3分析下图所示的同步时序电路。激励方程组输出方程组Z0=Q0Z1=Q1Z2=Q21.根据电路列出逻辑方程组:27状态方程2.列出其状态表将激励方程代入D触发器的特性方程得状态方程110111100110010101001100110011100010010001001000状态表283.画出状态图

110111100110010101001100110011100010010001001000状态表293.画出时序图30由状态图可见，电路的有效状态是三位循环码。从时序图可看出，电路正常工作时，各触发器的Q端轮流出现一个宽度为一个CP周期脉冲信号,循环周期为3TCP。电路的功能为脉冲分配器或节拍脉冲产生器。4、逻辑功能分析315.3同步时序逻辑电路的设计5.3.1同步时序逻辑电路的设计步骤5.3.2同步时序逻辑电路的设计举例32

同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。5.3.1设计同步时序逻辑电路的一般步骤同步时序电路的设计过程33(1)根据给定的逻辑功能建立原始状态图和原始状态表(2)状态化简-----求出最简状态图；合并等价状态，消去多余状态的过程称为状态化简等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。②找出所有可能的状态和状态转换之间的关系。③根据原始状态图建立原始状态表。34(3)状态编码（状态分配）；(4)选择触发器的类型(6)画出逻辑图并检查自启动能力。给每个状态赋以二进制代码的过程。根据状态数确定触发器的个数，(5)求出电路的激励方程和输出方程；（M：状态数；n：触发器的个数）2n-1<M≤2n

35例1用D触发器设计一个8421BCD码同步十进制加计数器。8421码同步十进制加计数器的状态表000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次态现态计数脉冲CP的顺序5.3.2同步时序逻辑电路设计举例36000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次态现态计数脉冲CP的顺序(2)确定激励方程组0000000100011110011010100010110001001000激励信号D3、D2、D1、D0是触发器初态的函数D3、D2、D1、D0、是触发器初态还是次态的函数？37画出各触发器激励信号的卡诺图38画出完全状态图电路具有自启动能力(3)画出逻辑图，并检查自启动能力39画出逻辑图40例2:设计一个串行数据检测器。电路的输入信号X是与时钟脉冲同步的串行数据，其时序关系如下图所示。输出信号为Z；要求电路在X信号输入出现110序列时，输出信号Z为1，否则为0。a——初始状态;b——A输入1后;c——A输入11后;d——A输入110后。2.）定义输入输出逻辑状态和每个电路状态的含义；1.）确定输入、输出变量及电路的状态数:输入变量：A状态数：4个输出变量：Z解:(1)根据给定的逻辑功能建立原始状态图和原始状态表412.状态化简列出原始状态转换表现态次态/输出A=0A=1aa

/0b

/0ba

/0c

/0cd/1c/0da/0b/0现态次态／输出A=0A=1aa/0b

/0ba

/0c/0ca/1c

/0abc0/01/00/01/01/00/1423、状态分配令a=00，b=01，c=11，现态Q1Q0Q1n+1

Q0n+1

／YA=0A=10000

/001

/00100

/011

/01100

/111

/04、选择触发器的类型触发器个数:两个。类型：采用对CP

下降沿敏感的

JK

触发器。abc0/01/00/01/01/00/143

5.求激励方程和输出方程现态Q1Q0Q1n+1

Q0n+1

／YA=0A=10000

/001

/00100

/011

/01100

/111

/0J=XK=1J=1K=XJ=XK=0J=0K=X状态转换真值表及激励信号K0J0K1J1激励信号YA0000000××00010100××10100000××1×00111101×0×110001×1×1111110×044

卡诺图化简得激励方程输出方程456.根据激励方程和输出方程画出逻辑图,并检查自启动能力激励方程输出方程46当=10时100001110/01/00/01/01/00/10/11/1输出方程能自启动检查自启动能力和输出A=0=00A=1=1147输出方程修改电路48例3：设计一个模可变带进位输出端的同步加法计数器。当控制信号X＝0时为三进制加法计数器；X＝1时为四进制加法计数器。解：1.求原始状态图输入控制端：X输出端：Z1（三进制计数器的进位输出端）Z2（四进制计数器的进位输出端）X/Z1Z2☓/00

☓/000/101/001/012.选择触发器类型，求驱动方程和输出方程。触发器类型：D个数：2

根据D触发器的激励表与原始状态图，作状态表。0001101149XQ1Q000011110011×100100D10输入X现态Q1nQ0n驱动信号D1D0

次态Q1n+1Q0n+1000111101011000011001000000输出Z1Z2000001

从卡诺图看出，约束项均未使用，按“0”处理填入表中，得到全状态表。011000000输出方程：状态转换表全00111000110000110001010110011XQ1Q000011110010×000111D0503.画逻辑图514.画全状态图电路是一个能自启动且满足带进位输出端、模可变的计数器。设计举例X/Z1Z20输入X现态Q1nQ0n驱动信号D1D0

次态Q1n+1Q0n+1000111101011000011001000000输出Z1Z2000001011000000状态转换表全00111000110000110001010110011☓/00

☓/000/101/001/01000110110/00525.4异步时序逻辑电路的分析一.异步时序逻辑电路的分析方法：分析步骤:3.确定电路的逻辑功能。2.列出状态转换表或画出状态图和波形图；1.写出下列各逻辑方程式：b)触发器的激励方程；c)输出方程d)状态方程a)时钟方程53（1）分析状态转换时必须考虑各触发器的时钟信号作用情况有作用，则令CPn=1；否则CPn=0根据激励信号确定那些cpn=1的触发器的次态，cpn=0的触发器则保持原有状态不变。（2）每一次状态转换必须从输入信号所能触发的第一个触发器开始逐级确定（3）每一次状态转换都有一定的时间延迟同步时序电路的所有触发器是同时转换状态的，与之不同，异步时序电路各个触发器之间的状态转换存在一定的延迟，也就是说，从现态Sn到次态Sn+1的转换过程中有一段“不稳定”的时间。在此期间，电路的状态是不确定的。只有当全部触发器状态转换完毕，电路才进入新的“稳定”状态，即次态Sn+1。注意:54例1分析如图所示异步电路1.写出电路方程式①时钟方程②输出方程③激励方程CP0=CLK④求电路状态方程

触发器如有时钟脉冲的上升沿作用时，其状态变化；如无时钟脉冲上升沿作用时，其状态不变。CP1=Q0二.异步时序逻辑电路的分析举例

55

3.列状态表、画状态图、波形图00CP0CP1Q0Q1CP11110x11010010x00011(x----无触发沿,----有触发沿)

56根据状态图和具体触发器的传输延迟时间tpLH和tpHL，可以画出时序图4.逻辑功能分析该电路是一个异步二进制减计数器，Z信号的上升沿可触发借位操作。也可把它看作为一个序列信号发生器。57例2分析如图所示异步时序逻辑电路.

58状态方程时钟方程

解(1)列出各逻辑方程组59(2)列出状态表110100010010110100100100000CP0CP1CP2110001111010001011100001101000001001001111110（CP=0表示无时钟下降沿，CP=1表示有时钟下降沿）60电路是一个异步五进制加计数电路。(4)逻辑功能分析(3)画出状态图61例3：分析图示时序电路。解：该电路是异步注：异步电路的分析应考虑时钟信号Q01CPQ01K1JC1FF0Q1Q11K1JC1FF1Q2Q21K1JC1FF2111&FF0FF2FF162Q01CPQ01K1JC1FF0Q1Q11K1JC1FF1Q2Q21K1JC1FF2111&FF0FF2FF1（1）各触发器的控制函数和时钟方程（2）各触发器的状态方程

方程成立无时钟，保持原态。1）J0=0，K0=1，置0状态。2）J0=K0=1，计数状态。触发器FF2的Q2为0的情况多于为1的情况，因此，触发器FF0常处于计数状态。J1=K1=1

触发器FF1处于计数状态，但且仅当下降沿的时候。1）J2=0，K2=1，置0状态。2）J2=K2=1，计数状态。触发器FF2的J2为0的情况多于为1的情况，因此，触发器FF2常处于置0状态。63计数脉冲CPQ2Q1Q0CP2CP1CP0000000010011102010111301111041001115000110模5异步计数器“1”表示有时钟跳变沿“0”表示无时钟跳变沿（3）态序表Q01CPQ01K1JC1FF0Q1Q11K1JC1FF1Q2Q21K1JC1FF2111&FF0FF2FF1无有64CPQ2Q0Q1时序图电路为一模5异步计数器逻辑功能：设初态为：000000655.5典型的时序逻辑集成电路5.5.1计数器5.5.2寄存器662、计数器的分类按脉冲输入方式，分为同步和异步计数器按进位体制，分为二进制、十进制和任意进制计数器按逻辑功能，分为加法、减法和可逆计数器概述1、计数器的逻辑功能

计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。5.5.1计数器67同步计数器异步计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器

十进制计数器

任意进制计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器

十进制计数器

任意进制计数器…………68部分常用集成计数器

694位二进制同步加计数器逻辑图CE=0保持不变CE=1计数一、二进制同步计数器704位二进制同步加计数器时序图状态表71（一）四位二进制同步计数器74161

内部由四个主从JK触发器和控制电路构成。逻辑符号

符号输入中R端有效，在此输入为低电平时，输出为0，称之为异步清零。端子输入端用R说明。CORLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3

符号中LD端为有效时，此端引入线为低时，且时钟CP上升沿时，将输入端数字送到输出端。同步预置。D0D1D2D3此端输入信号用LD表示。时钟输入信号用CP表示。

当CP上升沿,并且CTT和CTP

有效时，计数器加1计数。CTP、CTT：可作为使能端和多片级联使用。

当Q3Q2Q1Q0=1111时，且CTT等于1时,控制输出端CO输出有效高电平。CO74161RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO7274161外引线功能端排列图（一）四位二进制同步计数器74161

741611R2CP3D04D15D26D37CTT8GNDUCC16CO15Q014Q113Q212Q311CTP10LD974161功能表Q3Q2Q1Q0输入输出CPRLDCTPCTTD3D2D1D00

0

0

0×

0××××

×

×

×D3D2D1D0↑

10××D3D2D1D0

保持×

110××

×

×

×

保持×

11×0×

×

×

×

计数↑

1111×

×

×

×1)异步清除：当R=0，输出“0000”状态，与CP无关。2)同步预置：当C=1，LD=0，在CP上升沿时，输出端反映输入数据的状态。3)保持：当R=LD=1时，CTP或CTT有一个无效，各触发器均处于保持状态。

4)计数：当LD=R=CPT=CTT=1时，按二进制自然码计数。若初态为0000,15个CP后，输出为“1111”，进位CO

=CTTQ3Q2Q1Q0=1。第16个CP作用后，输出恢复到0000状态，CO

=0。

73（二）四位二进制同步计数器74163

74163功能表74161功能表Q3Q2Q1Q0输入输出CPRLDCTPCTTD3D2D1D00

0

0

0×

0××××

×

×

×D3D2D1D0↑

10××D3D2D1D0

保持×

110××

×

×

×

保持×

11×0×

×

×

×

计数↑

1111×

×

×

×↑(1)外引线排列和74161相同。(2)置数，计数，保持功能与74161相同。(3)清零功能与74161不同。特点：74163采用同步清零方式：当R=0时，且当CP的上升沿来到时,输出Q0Q1Q2Q3才全被清零。74CORLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO74163RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO比较四位二进制同步计数器75同步预置保持计数7416374161同步预置保持计数异步清零同步清零连接成任意模M

的计数器(1)同步预置法(2)反馈清零法(三）74161/74163功能扩展76Q0Q1Q2Q301101

状态表 计数输出

N

Q3

Q2

Q1

Q0

0 01101011121000310014101051011611007110181110

91111例1:设计一个M=10的计数器。方法一:采用后十种状态CO=10(1)同步预置法1CO74163RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3COCORLDCTTCTPCPf1101100110f/1077例2:同步预置法设计M=24计数器。00011000010000000（24）10=（11000）2需两片初态为：00000001终态：000110000000100078连接成任意模M

的计数器(1)同步预置法(2)反馈清零法(三）74161/74163功能扩展79例3:分析图示电路的功能。0 0000100012001030011401005010160110701118100091001101010111011121100

采用741610000011（2）反馈清零法

状态表 N

Q3

Q2Q1

Q0803和G3相关联。D

A:数据输入，从高位低位。QD

QA

:数据输出，从高位低位。1.逻辑符号二、四位二进制可逆计数器74193

R=1时，高电平有效，输出清零。只要DN为高电平有效，UP上升沿到时，加1计数。反之，只要UP

高电平有效，DN上升沿到时，减1计数。即双时钟输入。

LD当低电平时，数据从输入到输出，且异步预置。

减到最小值时产生借位信号QCB=0

加到最大值时产生进位信号QCC=0CO=0BO=074LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD8174193功能表二、四位二进制可逆计数器74193

74193计数真值表82——连接成任意模M

的计数器(1)接成M<16的计数器(2)接成M>16的计数器2.74193功能扩展二、四位二进制可逆计数器74193

8374LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD0 0110101112100031001410105101161100711018111091111 例4：用74193设计M=9计数器。方法一:采用异步预置、加法计数（1）接成M<16的计数器

状态表 N

QD

QC

QB

QA0110CO=001f01108474LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD方法二:采用异步预置、减法计数0 10011 10002 01113 01104 01015 01006 00117 00108 00019 0000

例5：用74193设计M=9计数器。

状态表N

QDQCQBQA（1）接成M<16的计数器1001BO=00f1100185——连接成任意模M

的计数器(1)接成M<16的计数器(2)接成M>16的计数器2.74193功能扩展二、四位二进制可逆计数器74193

86例6:用74193设计M=147计数器。方法一:采用异步清零、加法计数。M=(147)10

=(10010011)2需要两片74193（2）接成M>16的计数器110010010000000087M=(147)10

=(10010011)21001110011001001例7:用74193设计M=147计数器（2）接成M>16的计数器方法二:采用减法计数、异步预置、

利用BO端。88(1)触发器A：模2CPA入QA出(2)触发器B、C、D：模5异步计数器。CPB

入QD

QB出1.逻辑符号三、异步计数器74290QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB

S9（1）、S9（2）有效。不管R0（1）、R0（2）是否有效，数据输出端为1001。

S9（1）、S9（2）有一个无效。R0（1）、R0（2）输入高电平，数据输出端清零。0000(3)计数：当R0（1）、R0（2）及S9（1）、S9（2）有低电平时，且当有CP下降沿时，即可以实现计数。

在外部将QA和CPB连接构成8421BCD码计数。

f从CPA入，输出从QD

QA出。f

在外部将QD和CPA连接构成5421BCD码计数。

f从CPB入，输出从QAQDQCQB出。f89↓

☓

0☓0计数

0☓ 0☓

0☓

☓0

☓0 0☓

三、异步计数器74290输入输出CP

R0(1)R0(2)

S9(1)S9(2)QA

QBQCQD☓

1 10☓0000 11☓

00000

☓☓

11100190QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB例1：采用74290设计M=6计数器。方法一：利用R端0 00001 10002 01003 11004 00105 10106 0110

01100000

M=6状态表 N

QA

QBQCQD91QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQC例2：采用74290设计M=7计数器。

M=7状态表NQA

QBQCQD

0 00001 10002 01003 11004 00105 10106 01107 1001方法二：利用S

端01101001CPACPB92例3：用74290设计M=10计数器。

M=10状态表N

QAQDQC

QB

0 00001 00012 00103 00114 01005 10006 10017 10108 10119 1100要求：采用5421码计数fQD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB93CPA74LS290（2）R0（1）CPACPBR0（2）S9（1）S9（2）QDQAQBQCCPBCPA74LS290（1）R0（1）CPACPBR0（2）S9（1）S9（2）QDQAQBQCCPBQ0Q1Q2Q3Q4Q5Q6Q7例4：用74290设计M=88计数器。方法三：采用两片74290级联0194数码寄存器移位寄存器单向移位寄存器双向移位寄存器5.5.2寄存器寄存器的分类95一、数码寄存器96数码寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。

一个触发器能存储1位二进制代码，存储n位二进制代码的寄存器需要用n个触发器组成。寄存器实际上是若干触发器的集合。CP=0时，Q4Q3Q2Q1=d3d2dld0，存入数据。CP=1时，Q4Q3Q2Q1=d3d2dld0，保存数据。97R=0时，表示此信号为低电平时，四个触发器的输出为零，是异步清除。集成寄存器74175

四个触发器构成的寄存器。

CP信号是时钟，且上升沿有效。1.逻辑符号2.功能CPD4~D1功能0××01清除1↑110送数1↑001送数10×保持98二、移位寄存器移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。按移动方式分单向移位寄存器双向移位寄存器左移位寄存器移位寄存器的逻辑功能分类移位寄存器的逻辑功能右移位寄存器991.基本移位寄存器（a）电路串行数据输入端串行数据输出端并行数据输出端100D3=Q2nD1=Q0nD0=DSIQ0n+1=DSIQ1n+1=D1=Q0nQ2n+1=D2=Qn1Q3n+1=D3=Q2n1、写出激励方程：2、写出状态方程：(b).工作原理D2=Q1nD0D2D1D3

101

10

11

01

10

11

000

00

00

00FF0FF1FF2FF31CP后2CP后3CP后4CP后1101

1Q0n+1=DSIQ1n+1=Q0nQ2n+1=Q1nQ3n+1=Q2n1011102DSI=11010000,从高位开始输入

经过4个CP脉冲作用后，从DS端串行输入的数码就可以从Q0Q1Q2Q3并行输出。串入并出

经过7个CP脉冲作用后，从DSI端串行输入的数码就可以从DO端串行输出。串入串出10374LS195RJLDKRLOADCPQ0Q1Q2Q3D0CP

Q3JD1D2D3KQ0Q1Q2Q3Q3D0D1D2D32.功能1.逻辑符号2.集成移位寄存器74195(1)清零：信号R=0时,将输出寄存器置“0000”(当低电平时。(2)送数：LOAD=0时（低电平），CP的上升沿到，将输入端数据送到输出，即当R=1，，当CP

时，执行并行送数。(3)右移：即当R=1，LOAD=1时，CP上升沿时，将输出端数据向高位移一次，即当CP

时，执行右移：

输出Q0由J、K决定,Q0Q1，

Q1Q2，Q2Q3。Q3溢出10474195功能表输入输出0

X XX…X

X

X00001

↑0d0…d3

X

X

d0

d1d2d3d31

0

1X…X

X

X

Q0n

Q1nQ2nQ3nQ3n1

↑1X…X

0

1Q0n

Q0nQ1nQ2nQ2n

↑

1X…X

0

0

Q0nQ1nQ2nQ2n1↑

1X…X

1

1

Q0nQ1nQ2nQ2n1↑

1X…X

1

0

Q0nQ1nQ2nQ2n

R

CP

LOAD

D0…D3

J

KQ0n+1

Q1n+1Q2n+1Q3n+1Q3n+101Q01052.功能1.逻辑符号3.集成双向移位寄存器74194(1)清零：信号R=0时(当低电平时),将输出寄存器置“0000”,优先级最高。(2)送数：当R=1，MA=MB=1时，当CP

时，即CP的上升沿，将输入端数据送到输出，执行并行送数。(3)保持：MA和MB为低电平时，，保持输出状态不变。(4)右移:MA为高,MB为低电平时，且CP的上升沿，将输出端数据向右位移一次，即当R=1，MA=1,MB=0时，当CP

时，执行右移：输出Q0由DSR决定,Q0Q1，Q1Q2，Q2Q3。(5)左移:MA为低,MB为高电平时，且CP的上升沿，将输出端数据向左位移一次，即当R=1，MA=0,MB=1时，当CP

时，执行左移：输出Q3由DSL决定,Q3Q2，Q2Q1，Q1Q0。

Q0溢出。CPMB74LS194RCP

RMAQ0Q1Q2Q3AMAADSRDSRBCDBDSLCDDSLMBQ0Q1Q2Q310674194功能表

输入输出0

X XX…X

X

XX0000

↑Xd0…d3

1

1X

d0

d1d2d31

0

XX…X

X

X

XQ0n

Q1nQ2nQ3n1

↑1X…X

0

1

XQ0nQ1nQ2n

↑

0X…X

0

1

XQ0nQ1nQ2n1↑

XX…X

1

0

1Q1nQ2nQ3n↑

XX…X

1

0

0Q1nQ2nQ3n1XXX…X00X

Q0n

Q1n

Q2nQ2n

R

CP

DSRD0…D3

MB

MADSLQ0n+1

Q1n+1Q2n+1Q3n+110101072.环形计数器1.数据转换3.扭环形计数器4.分频器4.寄存器的应用108（1）七位串行并行转换CPR

CP

Q0Q1Q2Q3Q4Q5Q6Q7

MAMB=Q7

操作

0

00000

0

0

0

100000000111并行送数清零1

D