2009辅导8系数电8989数字电子技术课程

数字电子技术

课程学习方法赵旦峰课程的特点和学习方法特点:1.电子技术专业基础课程；2.有自身完整的理论体系，是许多后续课程的公共基础；3.具有很强的实践性；4.要结合工程实际，进行分析和设计学习方法:1.要抓住重点；2.要学会处理工程实际问题的方法；3.要努力提高实践工程能力；4.要掌握EDA技术的应用；5.要提高自学能力，注意读书的方法。各章基本要求和重点一．数制和码制1）掌握二进制、十六进制数及其与十进制数的相互转换。

2）掌握8421编码，了解其他常用编码。

3）能够转换各种常用编码。十进制二进制八进制十六进制十进制二进制八进制十六进制000012110014C111113110115D2102214111016E3113315111117F4100441610000201051015517100012111611066181001022127111771910011231381000108201010024149100111932100000402010101012A10011001001446411101113B1000111110100017503E8表1-1二、八、十、十六进制的对照关系BCD码十进制数码8421码余3码2421码5121码631－1码单位间距码余3循环码移存码000000011000000000011000000100001100010100000100010010000101100010200100101001000100101001101110100300110110001100110111001001011001401000111010001110110011001000011501011000101110001001011111000111601101001110011001000010111011111701111010110111011010010011111110810001011111011101101110011101100910011100111111111100111010101000表1-3常用BCD代码二．逻辑代数基础1）掌握逻辑代数中的基本定律和定理。2）掌握逻辑关系的描述方法及其相互转换。3）掌握逻辑函数的化简方法。(1)(2)(3)AB+PABP≥11APABPABPAP&ABPAP图2-1-4基本逻辑的逻辑符号与逻辑符号或逻辑符号非逻辑符号ABP逻辑符号描述法现行国家标准过去适用的符号国外常用的符号能实现基本逻辑关系的基本单元电路称为逻辑门电路。如与门、或门、非门（反相器）等。(1)关于变量和常量关系的公式逻辑代数的基本定律+A1=AA0=AAA=1++A⊙0=AA⊙1=AA⊙A=0A·1=AA·0=0A·A=0A+0=AA+1=1A+A=1(2)交换律、结合律、分配律交换律：A+B=B+AA·B=B·AA⊙B=B⊙AAB=BA++A⊙B⊙C=(A⊙B)⊙C结合律：A+B+C=(A+B)+CA·B·C=(A·B)·CABC=(AB)C++++A(BC)=ABAC分配律：A(B+C)=AB+AC+A+BC=(A+B)(A+C)A+(B⊙C)=(A+B)⊙(A+C)+(3)特殊规律重叠律：A+A=AA·A=AA⊙A=1AA=0+反演律：A+B=A·BAB=A+BA⊙B=ABAB=A⊙B++三个规则１．代入规则任何一个含有变量A的等式，如果将所有出现变量A的地方都代之以一个逻辑函数F，则等式仍然成立。例2-3已知等式A(B+E)=AB+AE，试证明将所有出现E的地方代之以(C+D)，等式仍成立。解原式左边＝A[B+(C+D)]＝AB+A(C+D)＝AB+AC+AD原式右边＝AB+A(C+D)＝AB+AC+AD所以等式仍然成立。２．反演规则设F是一个逻辑函数表达式，如果将F中所有的与运算和或运算互换；常量0和常量1互换；原变量和反变量互换，这样得到的新函数式就是F。F称为原函数F的反函数。解由反演规则，可得若用反演律求解，则解由反演规则，可得注意运算的先后顺序３．对偶规则设F是一个逻辑函数表达式，如果将F中所有的与运算和或运算互换；常量0和常量1互换，则可得到一个新函数式F＊。F＊称为F的对偶式。推论：等式的对偶式也是等式，即：逻辑函数的标准形式１．最小项表达式(1)最小项设有n个变量的逻辑函数，在由此n个变量组成的乘积项（与项）中，若每个变量都以原变量或反变量的形式出现一次，而且仅出现一次，则这样的乘积项称为n变量逻辑函数的最小项。最小项可用符号mi表示，下标i的确定方法是：对于最小项中的各变量，用1代替其中的原变量，用0代替其中的反变量，得到一个二进制数，下标i就是与此二进制数等值的十进制数。例如三变量逻辑函数的最小项：最小项表达式的书写形式：(2)最小项表达式全部由最小项相加而构成的与－或表达式称为最小项表达式，又称为标准与－或式，或标准积之和式。２．最大项表达式(1)最大项设有n个变量的逻辑函数，在由此n个变量组成的和项（或项）中，若每个变量都以原变量或反变量的形式出现一次，而且仅出现一次，则这样的和项称为n变量逻辑函数的最大项。最大项可用符号Mi表示，下标i的确定方法是：对于最大项中的各变量，用0代替其中的原变量，用1代替其中的反变量，得到一个二进制数，下标i就是与此二进制数等值的十进制数。例如三变量逻辑函数的最大项：最大项表达式的书写形式：(2)最大项表达式全部由最大项相与而构成的或－与表达式称为最大项表达式，又称为标准或－与式，或标准和之积式。111000111100001cdab×11××1110×××图2-2-16例2-17卡诺图化简111000111100001cdab×11××1110×××(a)不利用任意项(b)利用任意项解填写卡诺图，画包围圈，化简。化简结果为：经比较，合理利用任意项，确实能使逻辑函数的表达式进一步化简。三．门电路1）了解半导体二极管、三极管和MOS管的开关特性。2）了解TTL、CMOS门电路的组成和工作原理。3）掌握典型TTL、CMOS门电路的逻辑功能、特性、主要参数和使用方法。4）了解特殊逻辑门电路的特点和使用方法。R4AVCCT4T3D4R2T2R3T1BCR1Y图3-2-2CT54/74系列与非门晶体管－晶体管逻辑门电路（TTL）TTL与非门由三部分组成：多发射极晶体管T1和电阻R1构成电路的输入级，输入信号通过T1的发射结实现与逻辑；T2和电阻R2、R3组成中间级，从T2的集电结和发射极同时输出两个相位相反的信号，作为T3和T4输出级的驱动信号；T3、D4、T4和R4构成推拉式的输出级。

图3-2-17集电极开路的与非门

及其逻辑符号VCCT4YBAT1T2YBA&(a)(b)OC门电路取消了典型TTL门电路中T3、D4的输出电路，在使用时外接一个电阻RL和外接电源V。只要电阻RL和电源V的数值选择恰当，就能保证输出的高、低电平符合要求，输出三极管T4的负载电流又不过大。图3-2-18表示了n个OC门并联使用的情况，其输出图3-2-18n个OC门并联使用YBA&DC&JI&VCCRLn●···VCCT4T3D4T2Y图3-2-19三态门电路及逻辑符号T111DPG1G2ABENENA&BENA&BYY(a)(c)(b)三态输出门（三态门）三态门是在普通门电路基础上，增加控制端和控制电路构成的。若EN为有效电平，三态门与普通门电路一致；否则，输出呈现高阻抗状态，输入与输出之间相当于断开。高电平有效低电平有效图3-4-1N沟道增强型MOS管N+N+SGDSiO2P-Si(a)结构示意图(b)符号SGDMOS晶体管MOS（MetalOxideSemiconductor）集成电路的基本元件是MOS晶体管。MOS管有三个电极：源极S、漏极D和栅极G。它是用栅极电压来控制漏源电流。MOS管有P型沟道和N型沟道两种，按其工作特性又分为增强型和耗尽型两类。下面以N沟道增强型MOS管为例进行讨论。图3-5-1CMOS反相器DGSSGDvOVDDTLT0vICMOS反相器工作原理CMOS反相器由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。通常P沟道管作为负载管，N沟道管作为输入管。两个MOS管的开启电压VGS(th)P<0，VGS(th)N>0，通常为了保证正常工作，要求VDD>|VGS(th)P|+VGS(th)N。若输入vI为低电平(如0V)，则负载管导通，输入管截止，输出电压接近VDD。若输入vI为高电平(如VDD)，则输入管导通，负载管截止，输出电压接近0V。电路类型电源电压/V传输延迟时间/ns静态功耗/mW功耗－延迟积/mW-ns直流噪声容限输出逻辑摆幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55表3-5-3各类数字集成电路主要性能参数比较表各类数字集成电路主要性能参数的比较四．组合逻辑电路1）掌握组合电路的特点、分析方法和设计方法。2）掌握编码器、译码器、加法器、数据选择器和数值比较器等常用组合电路的逻辑功能及使用方法。3）了解组合电路的竞争冒险现象及其消除方法。组合逻辑电路分析方法分析：根据给定的逻辑电路图，归纳出该逻辑电路的逻辑功能。组合逻辑电路的分析通常采用代数法，一般按照以下步骤进行：(1)根据给定组合逻辑电路的逻辑图，从输入端开始，逐级推导出输出端的逻辑函数表达式；(2)由输出函数表达式，列出它的真值表；(3)从逻辑函数表达式或真值表，概括出给定组合逻辑电路的逻辑功能。全加器&&&ABCOγβα图4-1-21位全加器=1=1FCI１．１位全加器根据F及CO的表达式，列出真值表。按照组合逻辑电路的分析步骤，首先写出各级逻辑门的输出表达式：表4-1-2全加器真值表1111101011011011000101110100101010000000FCOBACI∑COCI图4-1-31位全加器逻辑符号由真值表可见，若A、B为两个输入的1位二进制数，CI为低位二进制数相加的进位输出到本位的输入，则F为三者之和，CO为三者相加向高位的进位输出。因此，该电路可完成1位二进制数全加的功能，称为全加器。全加器是常用的算术运算电路，图4-1-3为全加器的逻辑符号。２．串行进位加法器CO∑COB3A3CI图4-1-44位逐位进位加法器由于每一位相加结果，必须等到低一位的进位产生以后才能建立，因此这种结构也叫做逐位进位加法器。串行进位加法器的特点是结构简单，最大缺点是运算速度慢。为了提高运算速度，必须减小或消除由于进位信号逐位传递所消耗的时间，采用超前进位加法器。B2A2B1A1B0A0∑COCI∑COCI∑COCIF3F2F1F0在１位全加器的基础上，可以构成多位加法电路。３．超前进位加法器由４位超前进位全加器逻辑电路可知，各位进位信号Y2、Y3、Y4只与两个加数有关，是并行产生的，都只需要经历一级与非门和一级与或非门的延迟时间。超前进位加法器大大提高了运算速度。∑COCI30Q30P30∑图4-1-64位全加器逻辑符号４位超前进位全加器集成电路有：CT54283/CT74283、CT54S283/CT74S283、CT54LS283/CT74LS283、CC4008等。概念：能完成比较两个数字的大小或是否相等的各种逻辑功能电路统称为数值比较器。数值比较器１．１位数值比较器…COMP图4-1-22数值比较器通用逻辑符号图4-1-231位数值比较器&A&&≥1&BFA＞BFA＝BFA＜B&☉根据电路写表达式：根据表达式列写数值比较器的真值表：表4-1-9图4-1-23所示电路真值表输入输出ABFA＞BFA=BFA＜B00010010011010011010２．集成４位数值比较器

多位数值比较器是由高位开始比较，逐位进行。对于集成数值比较器，设置有级联信号输入端，接收来自低位比较器的输出结果。若比较器的各位比较结果都相等，最终结果取决于级联信号输入。图4-1-254位数值比较器逻辑符号COMPA0A1A2A＜BA＝BA＞B03PFA＜BFA＝BA3B0B1B203QB3P＜QP＝QP＞QFA＞B＜＝＞来自低位片的比较结果。在单独使用或作为最低位片使用时，为了不影响比较结果，低位片级联输入A>B、A<B应置０，A=B置１。１．双4选1数据选择器根据逻辑图及传输门的工作特点，写出函数表达式：可见，通过A1A0的４种组合，可以从D3～D0４路输入数据中选择１路送到输出端，从而实现了数据选择的功能。D23D13110D22D12010D21D11100D20D1000000××1Y0Y1A0A1ST1(ST2)表4-1-11双4选1数据选择器真值表1TG

11TG

2TG

51TG

31TG

4TG

61111≥1A1A0D10D11D12D13ST1Y11TG

1'1TG

2'TG

5'1TG

3'1TG

6'≥1D20D21D22D23ST2Y2TG

4'图4-1-28双4选1数据选择器返回MUXST1A0A1D10D11D12D13010123G03Y1Y2EN五．触发器1）掌握典型触发器的逻辑功能及其描述方法。2）理解基本RS触发器的电路结构、工作原理及动态特性。3）了解典型触发器的电路结构特点及触发方式。≥1≥1&&G2G1QQQQSDRD(a)(b)图5-1-1基本触发器电路SDRD基本触发器电路组成和工作原理基本触发器电路由两个与非门（或非门）交叉耦合组成。有两个输出端和两个输入端。综上所述：基本触发器具有置0（复位）、置1（置位）和保持的功能。基本触发器又称为置0置1触发器，或称为置位复位触发器。此时如果两个输入信号同时发生由0到1的变化，则会出现所谓竞争现象。由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。SDRDQQSR图5-1-5基本触发器逻辑符号表示低电平有效。&&G1G2QQRDSD图5-2-1钟控R-S触发器１．结构与功能由基本触发器和触发引导电路组成。&&G3G4RSCP当CP=0时，不论输入信号R和S如何变化，基本触发器输入信号全为1，所以触发器保持原状态不变。同步R-S触发器当CP=1时，输入信号R和S可以使触发器状态发生变化，且与基本触发器具有相同的逻辑功能。此时有：(1)状态转移真值表RSQn+100Qn01110011不确定表5-2-1钟控R-S触发器状态转移真值表(2)特征方程(3)状态转移图R=0,S=1R=1,S=0R=0

S=×R=×

S=0图5-2-2钟控R-S触发器状态转移图0１２．功能描述（CP=1）(4)激励表Qn→Qn+1RS00×001011010110×表5-2-2钟控R-S触发器激励表(5)工作波形图RCPSＱ图5-2-1钟控R-S触发器工作波形图不定图5-3-1主从R-S触发器１．主从R-S触发器电路结构&&G5G6Q主Q主&&G7G8RSCP&&G1G2QQ&&G3G41主触发器从触发器G9由两个电位触发方式的钟控触发器级联而成，分别称为主触发器和从触发器。主触发器的输出是从触发器的输入，分别受互补的时钟脉冲控制。主从触发器基本原理2．主从J-K触发器图5-3-3主从J-K触发器&&G5G6Q主Q主&&G7G8KJCP&&G1G2QQ&&G3G41G9与主从R-S触发器对比可知：主从J-K触发器消除了对输入信号的约束条件，在CP信号的下降沿触发，功能与钟控J-K触发器一致。维持－阻塞D触发器图5-4-2维持－阻塞D触发器FGDCP&ABQQ&&CESD′RD′abRDSDQ&DQSDRDCP图5-4-3上升沿触发的D触发器逻辑符号置1阻塞线维持－阻塞D触发器为上升沿触发，逻辑功能与钟控D触发器一致。●●&&&直接置0端直接置1端维持-阻塞D触发器

RDQCPSDD图5-4-5D触发器的工作波形六．时序逻辑电路1）掌握时序电路的特点、描述方法和分析方法。2）掌握计数器、寄存器等常用时序电路的工作原理、逻辑功能及使用方法。3）掌握同步时序电路的设计方法。时序逻辑电路的分析步骤1.根据给定的时序逻辑电路，写出存储电路（如触发器）的驱动方程（输入信号的逻辑表达式）。2.写出存储电路的状态转移方程，并根据输出电路，写出输出函数表达式。3.由状态转移方程和输出函数表达式，列出状态转移表，或画出状态转移图。4.画工作波形图（时序图）。5.归纳时序逻辑电路的逻辑功能。设计要求建立原始状态图或状态表状态简化状态分配存储器选择存储器控制及电路输出最佳？电路结构图图6-3-1时序电路设计过程否是同步时序逻辑电路设计的一般步骤采用中规模集成器件实现任意模值计数(分频)器应用N进制中规模集成器件实现任意模值M(M<N)计数分频器时，主要是从N进制计数器的状态转移表中跳跃(N－M)个状态，从而得到M个状态转移的M计数分频器。１．利用清零端复位法当中规模N进制计数器从S0状态开始计数时，计数脉冲输入M个脉冲后，N进制计数器处于SM状态。如果利用SM状态产生一个清除信号，加到清除端，使计数器返回到S0状态，这样就跳跃了(N－M)个状态，从而实现模值为M的计数分频。例6-9利用４位二进制同步计数器实现模10计数分频。解模10计数分频要求在输入10个脉冲后返回到0000，且输出一个脉冲。４位二进制同步计数器共有16个状态，因此需要在计数器的基础上增加判别和清零信号产生电路。当电路状态为1010时，产生清零信号，使得计数器清零，回到0000状态。CTRDIV16

CT54/74161LDCTPCTT+CPQ3Q2Q1Q01CPCRD3D2D1D0&&&G1vO1G2G3QQZ图6-3-20例6-9逻辑图判别电路清零信号产生电路当第10个脉冲上升沿输入后，计数器状态为1010，vO1=0，使得触发器Q端为0，从而将计数器清零。当计数脉冲下降沿到达后，Q端变为1，清零信号被撤除，且Z端输出一个脉冲。CPQ0Q1Q2Q3vO1图6-3-21例6-9时序图10987654321CR(Q)电路的工作时序：触发器置0计数器清0清0信号被撤除，Z端输出一个进位脉冲触发器保持思考：为什么不用vO1直接加到计数器清零端，而要采用触发器作为清零信号产生电路？思考题解答：将vO1直接加到计数器清零端是可以实现清零的。但是如果集成器件各触发器在翻转过程中，由于速度不等，就可能不能使全部触发器置0。采用触发器后，Q端输出的清零信号宽度和计数脉冲CP=1的持续时间相同，可确保计数器可靠清零。清除端复位法归纳：这种方法比较简单，复位信号的产生电路是一种固定的结构形式。只需将计数模值M的二进制代码中1的输出连接至判别电路的输入端，即可实现模值为M的计数分频。这种方法对于分频比要求较大的情况下，应用更加方便。思考：若计数器为同步清零，该如何处理？CTRDIV10

CT54/74160LDCTP图6-3-22采用3片CT54/74160同步二-十进制计数器构成853计数分频电路ⅠCOCTT+CP8421CTRDIV10

CT54/74160LDCTPⅡCOCTT8421CTRDIV10

CT54/74160LDCTPⅢCOCTT84211CP+CP+CPCRCRCR&&&G3G2G1Q●÷853个位十位百位３５８２．利用置入控制端的置位法利用中规模集成器件的置入控制端，以置入某一固定二进制数值的方法，从而使N进制计数跳跃(N－M)个状态，实现模值为M的计数分频。例6-10应用４位二进制同步计数器CT54161，实现模10计数分频。解CT54161共有16个状态，因此要跳跃(16-10)=6个状态。若以计数器满值输出CO作为置入控制信号，由于该计数器为同步置数，所以数据输入端D3～D0应接数据为0110(6)。CTRDIV16

CT54/74161LDCTPCTT+CPQ3Q2Q1Q01CPCRD3D2D1D01图6-3-23例6-10电路结构84210110CO●11119011181011700116110150101410013000121110101100Q0Q1Q2Q3序号表6-3-12图6-3-23所示电路状态转移表状态转移情况：归纳：①该置位预置方法中的电路结构是一种固定结构。②如果需要改变模值M，只要改变置数输入端D3～D0的输入数据为(2n-M)的二进制代码。③该种方法的计数顺序不是从0000开始的，所跳跃的状态是从0000开始跳跃的。置数11111101111010119001181101701016100150001411103011021置数010100000Q0Q1Q2Q3序号表6-3-13图6-3-24所示电路状态转移表CTRDIV16

CT54/74161LDCTPCTT+CPQ3Q2Q1Q01CPCRD3D2D1D0≥1图6-3-24例6-11电路结构之一84210101CO●例6-11应用４位二进制同步计数器CT54161，实现模12计数分频，要求计数器从0000开始计数。解1根据要求，置入控制信号应由全0判别电路产生。结论：置入端输入的数据应为(2n-M+1)的二进制代码。11111101111010119001181置数101700016111050110410103001021置数100100000Q0Q1Q2Q3序号表6-3-14图6-3-25所示电路状态转移表CTRDIV16

CT54/74161LDCTPCTT+CPQ3Q2Q1Q01CPCRD3D2D1D0≥1图6-3-25例6-11电路结构之二8421011CO●÷12解2采用图6-3-25所示电路结构，在Q3～Q0输出端可得到方波信号。D2D1D0的并行输入数据为的二进制代码。CTRDIV16

CT54/74161LDCTPCTT+CP1CPCRD3D2D1D0图6-3-26利用CT54161/74161实现模6的计数分频8421110CO●÷6(a)模６计数Q3Q2Q1Q000000110置数011110001110置数1111表6-3-15图6-3-26所示电路状态转移表其他置位方案：（一）图6-3-26利用CT54161/74161实现模10的计数分频CTRDIV16

CT54/74161LDCTPCTT+CP1CPCRD3D2D1D08421100CO●÷10模10计数Q3Q2Q1Q000000100置数01010110011110001100置数110111101111表6-3-15图6-3-26所示电路状态转移表其他置位方案：（二）图6-3-26利用CT54161/74161实现模12的计数分频CTRDIV16

CT54/74161LDCTPCTT+CP1CPCRD3D2D1D0842110CO●÷12表6-3-15图6-3-26所示电路状态转移表模12计数Q3Q2Q1Q000000010置数001101000110置数011110001010置数101111001110置数1111其他置位方案：（三）七．脉冲的产生和整形电路1）了解脉冲信号参数的定义。2）理解施密特触发器、单稳态触发器和多谐振荡器的工作原理、主要参数的分析方法及应用。3）了解555定时器的工作原理，并掌握其典型应用。TTL集成单稳态触发器TR+&G1&G2&&G3G4&&≥11G5G6C111G7G8G9RCextVCCRintRintRext/CextaTR-ATR-BQQ图10-2-19CT54121/74121单稳态触发器逻辑图输入控制电路输出缓冲电路微分型单稳态触发器CT54121/74121非可重触发单稳态触发器输入输出TR-ATR-BTR+QQ0×101×0101××00111×01111110××0表10-2-3CT53121/74121功能表稳态暂稳态功能表：OtTR-AtwOTR-BOTR+OQttttwtwt1t2t3t4t5t6图10-2-20CT54121/74121工作波形≥1&1TR-ATR-BTR+CextRintRext/CextCXRIRX/CX图10-2-21CT54121/74121逻辑符号工作波形：逻辑符号：+-+-&&1VCCRvCOvI1vI2vO'vO8456271TDG2G1G33R2VREF2VREF1●R1C2C1图10-3-1555定时器电路结构555定时器的电路结构电压比较器，若v+>v-，则输出为高电平，反之输出为低电平。基本触发器置0端，低电平有效泄放三极管，为外接电容提供充、放电回路。输出缓冲器，起整形和提高负载的作用。八．半导体存储器1）理解ROM、RAM的电路结构、工作原理和扩展存储容量的方法。

2）理解用ROM实现组合逻辑函数的方法。九．可编程逻辑器件1）理解可编程逻辑器件的基本特征及编程原理。2）了解PAL、GAL、FPGA和CPLD的特点及电路结构。用ROM实现组合逻辑函数依据：ROM是由与阵列和或阵列组成的组合逻辑电路。１．将与阵列地址端A0～An当作逻辑函数的输入变量，则可在地址译码器输出端（即字线）上产生全部最小项；２．或阵列的输出（位线）是将与之相连字线上的信息相或以后作为输出的，因此在数据输出端可获得有关最小项相或的表达式。结论：ROM有几个数据输出端，即可获得几个逻辑函数的输出。方法：列出函数的真值表，直接画出存储矩阵的阵列图。？回顾与思考：译码器实现组合逻辑函数的方法及步骤？例7-1用PROM构成一个码型转换器，将4位二进制码B3B2B1B0转换成循环码G3G2G1G0。表7-4-2二进制码转换为循环码的真值表0001W1511111001W1401111101W1310110101W1200110111W1111011111W1001011011W910010011W800010010W711101010W601101110W510100110W400100100W311001100W201001000W110000000W00000G0G1G2G3WiB0B1B2B3图7-4-9用PROM实现二进制码到循环码的转换11&≥1A3A2W0W1W2W3G3G2G1G0(a)未编程的16×4位PROM11A1A0●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●Y3Y2Y1Y0W4W5W6W7W8W9W10W11W12W13W14W15××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××≥1≥1≥1(b)编程后的或阵列≥1W0W1W2W3G3G2G1G0Y3Y2Y1Y0W4W5W6W7W8W9W10W11W12W13W14W15××××××××××××××××××××××××××××××××≥1≥1≥1可编程与阵列n输入k<2n可编程或阵列m<k输出图8-1-1FPLA器件的基本结构框图FPLA器件是在PROM的基础上发展而来的，由与、或两级可编程逻辑阵列构成。不需要包含输入信号所有可能的组合。I2可编程与阵列固定或阵列·固定连接可编程连接图8-1-3PAL器件的基本结构I1I0&≥1&&&&&≥1≥1输出反馈输出反馈单元反馈输入······O2O1O0PAL器件的基本结构PAL器件由可编程的与阵列、固定的或阵列和输出反馈单元组成。不同型号PAL器件有不同的输出和反馈结构，适用于各种组合逻辑电路和时序逻辑电路的设计。输入

缓冲I输出

宏单元OLMC图8-2-1PAL型GAL器件结构与

阵列三态

输出

缓冲I/OPAL型GAL器件PAL型GAL器件在结构上继承了PAL器件与阵列可编程和或阵列固定的结构，在输出电路中采用可编程输出逻辑宏单元（OLMC）。根据OLMC结构和性能不同，PAL型GAL器件又可分为通用型、扩展型、异步型、大电流输出型和低功耗型等几种类型。OLMC(19)2191····图8-2-2GAL16V8逻辑图CP&OLMC(18)318&OLMC(17)417&OLMC(16)516&OLMC(15)615&OLMC(14)714&OLMC(13)813&OLMC(12)912&11OE····························CPLD的主要性能特点：(1)可进行多次编程、改写和擦除。(2)具有高密度、高速度、高可靠性和低功耗的特点。(3)I/O端数和内含触发器可多达数百个，集成度高。(4)有灵活多样的逻辑结构，可满足各种数字电路系统设计的需要。(5)内部时间延迟与器件结构和逻辑连接无关，各模块之间提供了固定延时的快速互连通道，可预测时间延迟，易于消除竞争冒险现象。(6)对于采用SRAM工艺的CPLD，需要进行数据配置才可以完成设计要求的功能，断电后，配置数据自动消失。(7)有多位加密位，可杜绝编程数据的非法抄袭。&≥1···从其他输入及反馈端来共享相邻乘积项和的结构&&&≥1宏单元n-1&≥1&&&&≥1&&&&≥1&&&至n-1宏单元≥1至n+1宏单元选通开关≥1宏单元n宏单元n+1····EABEABIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE...IOEIOE...IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE...IOEIOE...逻辑阵列逻辑阵列块LAB逻辑单元局部互连通道LE嵌入阵列嵌入阵列块逻辑阵列行互连通道列互连通道I/O单元灵活逻辑单元阵列FLEX结构XC4000系列FPGA基本结构CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可编程开关矩阵可编程输入/输出