数字频率计设计任务书

课程设计任务书设计题目：数字频率计设计设计内容与要求：设计内容：设计一个数字频率计，测频范围1HZ至1KHZ。要求：1、设计控制器，控制计数器计数和锁存器锁存计数值。2、设计计数器，用于对待测信号计数。3、设计锁存器，用于保存计数器的计数结果。4、设计除法器，用于计算待测信号的频率。5、设计顶层电路，实现对1HZ至1KHZ的输入信号进行频率测量。指导教师：邹红文2014年12月1日课程设计评语成绩：指导教师：_______________年月日目录TOC\o"1-3"\h\u21145第一章设计控制器 1271691.1控制器程序 1159031.2波形图 220371第二章设计计数器 370012.1计数器程序 3323372.2波形图 428284第三章设计锁存器 5202163.1锁存器程序 5261103.2波形图 621802第四章设计除法器 745744.1除法器程序 721184.2波形图 814080第五章设计顶层电路 939965.1顶层电路图 9175525.2仿真波形图 1019144总结 11第一章设计控制器1.1控制器程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFTCTRLISPORT(CLK1:INSTD_LOGIC;CNT_EN,RST_CNT:OUTSTD_LOGIC;LOAD:OUTSTD_LOGIC);ENDFTCTRL;ARCHITECTUREBEHAVOFFTCTRLISSIGNALDIV2CLK:STD_LOGIC;BEGINPROCESS(CLK1)BEGINIFCLK1'EVENTANDCLK1='1'THENDIV2CLK<=NOTDIV2CLK;ENDIF;ENDPROCESS;PROCESS(CLK1,DIV2CLK)BEGINIFCLK1='0'ANDDIV2CLK='0'THENRST_CNT<='1';ELSERST_CNT<='0';ENDIF;ENDPROCESS;LOAD<=NOTDIV2CLK;CNT_EN<=DIV2CLK;ENDBEHAV;1.2波形图图1-1仿真波形图当接收到CLK上升沿时钟信号的时候，CNT_EN、LOAD为原信号取反。即把时钟信号实现二分频。CLK时钟信号为低电平，CNT_EN接收信号为低电平时，RST_CNT产生计数器清零信号。设计计数器2.1计数器程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNTISPORT(clk,rst,en:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0));ENDENTITYCNT;ARCHITECTURErt1OFCNTISBEGINPROCESS(clk,rst,en,Q)BEGINifrst='1'thenQ<="0000";elsIF(clk='1'ANDclk'EVENT)THENifen='1'thenQ<=Q+1; elseQ<="0000"; ENDIF;ENDIF;ENDPROCESS;ENDARCHITECTURErt1;2.2波形图图2-1仿真波形图en使能为高电平，rst为低电平时，对clk的上升沿计数，当计数满15时，重先开始计数。设计锁存器3.1锁存器程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFLOCKISPORT(CLK,RST:INSTD_LOGIC;D:INSTD_LOGIC_vector(3downto0);Q:OUTSTD_LOGIC_vector(3downto0));ENDENTITYFLOCK;ARCHITECTUREbehavOFFLOCKISBEGINPROCESS(D,CLK,RST)BEGINIFRST='1'THENQ<="0000";ELSIF(CLK='1'ANDCLK'EVENT)THENQ<=D;ENDIF;ENDPROCESS;ENDARCHITECTUREbehav;3.2波形图图3-1仿真波形图当RST=1，则Q清零。RST=0，时钟信号为上升沿的时候，进行锁存。把D的值进行锁存从Q端输出。设计除法器4.1除法器程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdiv4ISPORT(CLK:INSTD_LOGIC;A,B:INSTD_LOGIC_VECTOR(3DOWNTO0);S,Y:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDENTITYdiv4;ARCHITECTURErt1OFdiv4ISBEGINPROCESS(clk)VARIABLEAT,BT,P,Q:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIF(clk='1'ANDclk'EVENT)THENAT:=A;BT:=B;P:="0000";Q:="0000";FORIINS'RANGELOOP P:=P(2DOWNTO0)&AT(3); AT:=AT(2DOWNTO0)&'0'; P:=P-BT; IFP(3)='1'THENQ(I):='0';P:=P+BT; ELSEQ(I):='1'; ENDIF;ENDLOOP;ENDIF;S<=Q;Y<=P;ENDPROCESS;ENDARCHITECTURErt1;4.2波形图图4-1仿真波形图A为除数12，B为被除数5，当CLK为上升沿时，除法器开始工作。商S为2，余数Y为2。设计顶层电路5.1顶层电路图图5-1顶层电路图5.2仿真波形图图5-2仿真波形图频率计的测频原理，在规定的CNT_EN为高电平时间里，测F_IN信号的上升沿个数，再通过计数器计数、锁存器对其计数值进行锁存，最后通过除法器运算得到相应的结果，算出待测信号F_IN的频率。在本次试验中计数器对F_IN上升沿计数，通过除法器可知，在规定被除数B为3的情况下，得到商S为3，余数Y为1，计算得待测信号F_IN的在CNT_EN为高电平的时间内个数为10，再由相应计算的F_IN的频率值为10。总结本次设计中，主要是实现对1HZ至1KHZ的输入信号进行频率测量。分别设计设计控制器，控制计数器计数和锁存器锁存计数值，除法器计算。设计计数器，用于对待测信号计数；设计锁存器，用于保存计数器的计数结果。除法器计算得出待测信号在规定时间里的个数。在设计的过程中，值得注意的是控制器的时钟要与除法器的时钟不相同。最初不理解在整个设计的过程中除法器的作用，后来经同学的讲解，从现实中出发，理论联系