2021年广东工业大学软件工程专业《计算机组成原理》科目期末试卷B(有答案)

2021年广东工业大学软件工程专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1Cache10ms，主存的50msCPU4800次，主存200Cache一主存系统的效率是（）。【注：计算机存取时，同时访问Cache和主存，Cache访问命中，则主存访问失效；Cache访问未命中，则等待主存访问】A.0.833 B.0.856 C.0.95 8D.0.8622、访问相联存储器时，（）A.根据内容，不需要地址B.C.既要内容，又要地址不要内容也不要地址3、4位机器内的数值代码，则它所表示的十进制真值可能为（）。I.16 Ⅱ.-1 Ⅲ.-8 V.8A.I、V、ⅢB.IⅡ、IⅣC.Ⅱ、Ⅲ、IVD.只有V4、若浮点数用补码表示，则判断运算结果为规格化数的方法是（）。阶符与数符相同，则为规格化数1，则为规格化数1位数字相异，则为规格化数1位数字相同，则为规格化数5、某字长为8位的计算机中，已知整型变量x、y的机器数分别为[x]

补

=l0110000。若整型变量z=2x+y/2，则z的机器数为（）。补A.11000000B.00100100C.10101010D.溢出6100MHz32/数据线复用，每传输一个地址或数据占用一个时钟周期。若该总线支持突发（猝发）“”128位数据所需要的时间至少是（）。A.20ns B.40nsC.50ns D.80ns7、为了对n个设备使用总线的请求进行仲裁，如果使用独立请求方式，则需要（）根控制线。A.n C.2n 8、指令寄存器的位数取决（）。A.C.9、CPU中不包括（）。A.B.指令寄存器C.地址译码器D通用寄存器10、指令寄存器中寄存的是（）A.B.已执行完了的指令C.正在执行的指令D.要转移的指令11、某计算机采用微程序控制器，共有32条指令，公共的取指令微程序包含2条微指令，各指令对应的微程序平均由4条微指令组成，采用断定法（下地址字，段法）确定下条微指令地址，则微指令中下地址字段的位数至少是（）。A.5 B.6 C.8 D.912、在通用计算机指令系统的二地址指令中，操作数的物理位置可安排在（）。I.一个主存单元和缓冲存储器Ⅱ.两个数据寄存器IⅡ.一个主存单元和一个数据寄存器IV.一个数据寄存器和一个控制存储器V.一个主存单元和一个外存单元A.Ⅱ、、IV B.IⅡ、Ⅱ C.I、、Ⅲ 、Ⅱ、、V13、直接寻址的无条件转移指令的功能是将指令中的地址码送入（）。A.程序计数器（PC）B.累加器（ACC）C.指令寄存器（IR）D.地址寄存器（MAR）14、下列选项中，（）不是发生中断请求的条件。A.一条指令执行结束B.一次I/O操作结束C.机器内部发生故障D.DMA15、下列选项中，用于提高RAID可靠性的措施有（）。I.磁盘镜像II.条带化III.IV.增加Cache机制A.仅I，II 仅I，III C.仅I，III，IV 仅II.、III，IV二、填空题16、主存储器的性能指标主要是存储容量、存取时间和 17、一位十进制数，用BCD码表示位二进制码，用ASCII码表示位二制码。18、运算器的两个主要功能是， 19、·计算机硬件包、 、 适配器，输入输出设备。20、存储 并按 顺序执行，这是诺依曼型计算机的工作原理。21、通道是一个特殊功能的 ，它有自己的 专门负责数据输入输出的传输控制。22、奔腾CPU中L2级cache的内容的子集，内容又是L2级cache的子集。23、计算机软件一般分为两大类：一类，另一类操作系统属于 类。24、为了运算器的高速性，采用进位乘除法， 等并行技术施。25、双端口存储器和多模块交叉存储器属于 存储器结构。前者采用 技术后者采用 技术。三、名词解释题26、程序：27、向量地址：28、固件：29、波特率：四、简答题30、在什么条件下，I/0设备可以向CPU提出中断请求？31、总线的分类方法主要有哪几种？请分别按这几种法说明总线的分类。32、什么是CISC？CISC指令系统的特点是什么？33、对于二地址指令而言，操作数的物理地址可安排在什么地方？举例说明。五、计算题34、用一个时钟频率为40MHzCPI、MIPS速率和程序的执行时间（N条指令）。35、设有一个1MB容量的存储器，字长为32位，问：若按字节编址，地址寄存器、数据寄存器各为几位？编址范围为多大？若按半字编址，地址寄存器、数据寄存器各为几位？编址范围为多大？若按字编址，地址寄存器、数据寄存器各为儿位？编址范围为多大？36、一个Cache-主存系统，采用50MHz的时钟，存储器以每一个时钟周期传输一个字的速率连续传输8个字，以支持块长为8个字的Cache，且每个字长为32位。假设读操作所花费的时间：1个周期接收地址，3个周期延迟，8个周期传输8个字；写操作所花费的时间：1个周期接收地址，2个周期延迟，8个周期传输8个字，3个周期恢复和写入纠错码。求下述几种情况下的存储器的带宽。全部访问为读操作。全部访问为写操作。3）65%的访问为读操作，35%的访问为写操作。六、综合题37、某计算机的主存地址空间大小为256MB，按字节编址。指令Cache和数据Cache分离，均有8个Cache行，每个Cache行大小为64B，数据Cache采用直接映射方式。现有两个功能相同的程序A和B，其伪代码如下所示：假定int类型数据用32位补码表示，程序编译时，i、j、sum均分配在寄存器中，数组a按行优先方式存放，其首地址为320（+进制）。请回答下列问题，要求说明理由或给出计算过程。若不考虑用于Cache一致性维护和替换算法的控制位，则数据Cache的总容量为多少？数组元素a[0][31]和a[1][1]各自所在的主存块对应的Cache行号分别是多少（Cache行号从0开始）？程序A和B的数据访问命中率各是多少？哪个程序的执行时间更短？38、现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。试问：流水线的操作周期应设计为多少？试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施），析第2条指令要推迟多少时间进行才不会出错？3）如果在硬件设计上加以改进，至少需要推迟多少时间？39、某机器字长32位，CPU内有32个32位的通用寄存器，设计一种能容纳64种操作的指令系统，设指令字长等于机器字长。如果主存可直接或间接寻址，采用寄存器-存储空间是多少？试画出指令格式。在1）的基础上，如果采用通用寄存器作为基址寄存器，则上述寄存器-存储器间。参考答案一、选择题、D、A、D、C、A、C、C、B、C10、C，、C、B、A、A、B二、填空题16、存储周期存储器带宽17、4 718、算术运算逻辑运算19、运算器存储器控制器20、程序地址21、处理器指令和程序22、主存L1级cache23、系统软件应用软件系统软件24、先行阵列流水线25、并行空间并行时间并行三、名词解释题26、程序：完成某种功能的指令序列。27、向量地址：向量地址是存放服务程序入口地址的存储单元地址，它由硬件形成3.双重分组跳跃进位：n位全加器分成若干大组，大组内又分成若干小组，大组中小组的最高进位同时产生，大组与大组间的进位串行传送。28、固件：固化在硬件中的固定不变的常用软件。29、波特率：码元传输速率，每秒通过信道传输的码元数。（传的是信号）四、简答题30、答：I/0设备向CPU提出中断请求的条件是：I/0接口中的设备工作完成状态为1（D=1），中断屏蔽码为0（MASK=0），且CPU查询中断时，中断请求触发器状态为1（INTR=1）。31、答：A、按时序控制方式分为：同步总线（含同步扩展总线），部总线。32、答：CISC指令系统复杂庞大，指2，3⑵⑶⑷⑸可访存指⑹⑺序控制器33、答：对于二地址指令而言，操作数的物理地址可安排在寄存器内、指令中或内存单元内等。五、计算题34、解：CPI即执行一条指令所需的时钟周期数。本标准测试程序共包含4种指令，那么CPl就是这4种指令的数学期望，故CPl=1×60%+2×18%+4×12%+8×10%=2.24MIPS即每秒执行百万条指令数。已知处理器的时钟频率为40MHz，即每秒包含40M个时钟周期，故MIPS=40/CPl=40/2.24≈17.9程序执行时间自然就等于程序包含的指令数×CP1x故程序执行时间0s35、解析：字长为32位，若按半字编址，则每个存储单元存放16位；若按字编址，则每个存储单元存放32位。若按字节编址，1MB=220×8bit208位，编址范围为00000H~FFFFFH。19位，数据寄存器为1600000H~7FFFFH。18位，数据寄存器为3200000H~3FFFFH。归纳总结：主存容量确定后，编址单位越大，对应的存储单元数量就越少。因此，随着编址单位的变大，地址寄存器的位数减少，数据寄存器的位数增加。其实这个可以这么来理解，医院需要放置1000个床位，每个房间放的床位多了，需要的房间自然就少了。36、解析：由于存储系统采用50MHz的时钟，因此每·个时钟周期为1/（50MHz）=20ns。Tr=（1+3+8）×20ns=240ns故存储器的带宽为Br=8/Tr=8/（240×10-9）=33.3×106字/s=133.2MB/sTr=（1+2+8+3）×20ns=280ns故存储器的带宽为Bw=8/Tw=8/（280×10-9）=28.6×106字/s=114.4MB/s读/写操作合在一起的加权时间为故存储器的带宽为B=8/T=8/（254×10-9）=31.5×106字/s=126MB/S六、综合题37、解析：1）Cache结构如下。VV…TagData此处的行即为块（Block）。直接映射下，每块的Cache结构一般分为4个部分，其中，V：1位，表示所在的块是否有效。…：表示用于Cache一致性维护和替换算法的控制位。TAG：地址转换标记。如果不计算“…”部分，则Cache的大小由V、Tag和Data（数据）3部分组成。在直接映射中，可以将地址分为如下3个部分：TagTag快索引块内本题中，总的寻址位数为28位（228=256M）：块内位为6位（25-64），5~0位；块索引为3位（23=8），8~6位。因此，Tag=28-6-3=19位，即27~9位。每行（块）的大小=V+Tag+数据=1+19+64×8位。数据Cache有8行，总容量为（1+19+64×8）×8/8=532B。由于数组在存储器中按行优先方式存放，因此每个数组元素占4B首地址为320，因此可知：a[0][31]在存储器中的地址为320+31×4=444=000110111100Ba[l][1]在存储器中的地址为320+（256+1）×4=1348=010101000100B按直接映射方式，地址分为3部分，块索引在地址的8~6位，因此两地址所对应的块索引分别为6（110B）、5（101B）。数组a大小64B，相当于16A，如果是按行连续存放的，那么从主存读入一块到Cache（一次失配）后，随后的15次便都Cache命中，读一次管16次，因此命中率为[（216-212）/216]×100%=93.75%程序B随列访问数组a，由于Cache的容量太小，读入的数据块留不到下次用便又被替换，因此每次都失败，命中率为0%。另一种算法是，由于数组a一行的数据量为1KB>64B，因此访问第0行时，每个元素都不命中，由于数组有256列，数据Cache仅有8行，故访问数组后续列元素仍然不命中，于是程序B的数据访问命中率为0%。由于从Cache读数据比从内存读数据快很多，因此程序A的执行时间更短。分析：、Tag、Data是每个Cache块（行）的必要组成。为了提高效率或者实行替换算法，每个块还需要一些控制位，这些位根据不同的设计要求而定。本题中计算两个数组元素的地址是关键。式，以及命中率的定义。38、解析：流水线操作的时钟周期T应按4T=100ns.ADDR1，R2，R3（R2）+（R3）→R1（将寄存器R2和R3的内容相加存储到寄存器RI）SUBR4，R1，R5（R1）-（R5）→R4（将寄存器R1的内容减去寄存器R5的内容，并将相减的结果存储到寄存器R4）分析如下：首先这两条指令发生写后读（RAW）相关。两条指令在流水线中的执行情况见表。ADD指令在时钟4时将结果写入寄存器堆（R1），但SUB指令在时钟3时读寄存器堆（R1）ADDR1，SUBR1SUB指令先R1.ADDR12条SUB至少应该推迟两个时钟周期SUB指令中的指令译码ADD指令的写回周期之后才能保证不会出错，见表。如果硬件上加以改进，则只延迟一个时钟周期即可（100ns）ADD指候将结果快速地送入寄存器RI，而不需要等到写回周期完成，见表。39、解析：根据题意，可设计出