现代电子学-EDA讲义2015

专题一FPGA在数字图像处理中的应用实验一VGA图像显示控制器设计一、实验原理VGA接口及设计参数VGA接口是与显示器进行通信的唯一接口。通过CPLD/FPGA器件对RGB信号、行同步信号、场同步信号等信号的控制，并参照有关标准，可以实现对VGA显示器的控制。由此可见，了解接口标准，控制时序和设定恰当的参数是系统设计的关键。

参照VGA主要参数的工业标准，像素输出频率为25.175MHz；行频（线频率）为31.469KHz；场频（刷新率）为59.94Hz.参数设计原理以及行同步信号（Ta）与显示信号（Td）的关系如图1所示。图1VGA行扫描、场扫描时序示意图VGA图像控制器的设计方案VGA图像控制器是一个较大的数字系统。采用模块化设计原则，借鉴自顶而下的程序设计思想，进行功能分离并按层次设计。将VHDL硬件描述语言设计与原理图设计相结合，逐一对每个功能模块进行仿真，使顶层VGA图像控制器的模块实体仿真综合得以顺利通过。对于信息量大的彩色图像显示，可将像素点数据存于FPGA内部的EABRAM、外部的ROM或RAM中。图2VGA图像控制器框图二、实验要求1、VGA彩条信号显示控制器设计。根据《EDA技术实用教程》中P381的相关内容，设计实现VGA彩条信号显示控制器。(1)实验内容1：完成VGA彩条信号显示的验证性实验。根据图13-13引脚锁定：R、G、B分别接PIO60、PIO61、PIO63；HS、VS分别接PIO64、PIO65；CLK接clock9（12MHz），MD接PIO0控制显示模式。接上VGA显示器，选择模式5，下载COLOR.SOF；控制键1，观察显示器工作（如果显示不正常，将GW48系统右侧开关拨以下，最后再拨回到“TO_MCU”）。(2)实验内容2：设计可显示横彩条与棋盘格相间的VGA彩条信号发生器。(3)实验内容3：设计可显示英语字母的VGA信号发生器电路。(4)实验内容4：设计可显示移动彩色斑点的VGA信号发生器电路。2、设计与生成图象数据；根据《EDA技术实用教程》中P387的相关程序，定制放置图象数据的ROM，设计实现VGA图像控制器。(1)实验内容1：根据图13-4和程序例13-2，完成VGA彩条信号显示的验证性实验。设计与生成图象数据；根据例13-3中imgrom元件的接口，定制放置图象数据的ROM。(2)实验内容2：硬件验证例13-2/3，选择模式5，引脚连接方式仍同图13-13，只是时钟输入clk50MHz接clock0，选择频率50MHz的时钟信号。在EDA系统上接上VGA显示器，下载后观察图形显示情况。(3)实验内容3：为此设计增加一个键，控制输出图象的正色与补色。(4)实验内容4：为了显示更大的图象，用外部ROM取代FPGA的内部ROM，即imgrom元件，电路结构参考图13-4，引脚锁定参考电路结构图NO.5图中的ROM27C020/27C040与FPGA的引脚连接情况。clock0接50MHz，GW48EDA系统左下角的拨码开关的“ROM使能”拨向下（如果显示不正常，将EDA系统右侧开关拨以下，最后再拨回到“TO_MCU”）。选择模式5，键1控制图象的正色与补色显示。注意，实验结束后将拨码开关的“ROM使能”拨向上还原。（5）应用VIP_board开发板显示字符。实验二图像采集控制器的设计一、实验原理采用FPGA作为主控器件，首先对CMOS视频图像传感器进行配置，将所需的控制字通过I2C总线送入CMOS传感器中进行初始设置。然后将视频图像采集部分采集来的数据存入存储器中。并能在VGA显示器上显示。二、实验要求利用FPGA模拟I2C总线控制器，设计并实现图像采集控制器。（1）应用VIP_board开发板实现OV7725图像采集传感器的控制器的设计。（2）应用友晶DEⅡ-70开发板实现MT9M111图像采集传感器的控制器的设计。专题二基于FPGA的电子测量系统的设计实验一基于DDS技术的信号发生器一、实验原理直接数字频率合成器DDS的组成见图1.图1DDS原理简图它由相位累加器、只读存储器(ROM)、数模转换器(DAC)及低通平滑滤波器(LPF)构成.在时钟脉冲的控制下，频率控制字K由累加器累加得到相应的相码，相码寻址ROM进行相码-幅码变换输出不同的幅度编码，再经过数模变换器得到相应的阶梯波，最后经低通波器对阶梯波进行平滑，即得到由频率控制字K决定的连续变化的输出波形.

性能指标：1.输出带宽当频率控制字K=1时（即：向相位累加器中送入的累加步长为1），则输出的最低频率为式中，fc为系统时钟频率，N为相位累加器的位数。当相位累加器位数很高时，最低输出频率可达到mHz，甚至更低，可以认为DDS的最低合成频率为零频。DDS最高输出频率受限于系统时钟频率和一个周波波形系列点数，在时钟频率为fc、采样点数为M（存储深度）下，最高输出频率为：这是一个比较大的数值，所以，DDS相对其它频率合成技术，其带宽得到了极大的提高。2.频率、幅度、相位分辨率频率分辨率也就是频率的最小步进量，其值等于DDS的最低合成频率。根据相位累加器位数的不同有着不同的频率分辨率。由DDS最低合成频率接近零频知，其频率分辨率可达到零频。所以DDS相比其它频率合成技术有精密的频率分辨率。精细的频率分辨率使得输出频率十分逼近连续变化。幅度的分辨率决定于幅度控制的DAC的位数：式中，N为幅度控制的DAC的位数，Vref为幅度控制的DAC的参考电压。相位差的分辨率与一个周波采样点数M成反比，从上可看出，DDS技术可根据实际需要，对频率分辨率、幅度分辨率以及相位差分辨率进行灵活控制。二、实验内容（1）实验内容1：根据《EDA技术实用教程》中P356的相关内容，依据例11-12至例11-13完成仿真，并由仿真结果进一步说明DDS的原理。完成编译和下载。选择模式1；其中键2、键1输入8位频率字FWORD；键4、键3输入8位相位字PWORD（此例中只将相位字设为常数）；利用GW48系统ADDA板上的10位D/A输出波形，用示波器观察输出波形（示波器探头接ADDA板的“PA”输出口）。注意，FPGA（EP1C3）与ADDA（设为B型）板上A/D的引脚连接锁定参考附图16。注意打开实验箱上的+/-12V电源。实验中，clock0可以选择12MHz或50MHz作为A/D的工作频率；按动键2，键1可以看到输出正弦波频率的提高。(2)实验内容2：例11-14后的程序将32位频率字作了截断，是8位。如果不作截断，修改其中的程序，并设法在GW48实验系统上完成实验（提示，增加2个锁存器与单片机通信）。(3)实验内容3：将上例改成频率可数控的正交信号发生器，即使电路输出两路信号，且相互正交，一路为正弦(sin)信号，一路为余弦(cos)信号（此电路可用于正交方式的信号调制解调）。(4)实验内容4：利用上例设计一个FSK信号发生器，并硬件实现之。（5）实验内容5：利用VHDL完成10位输出数据宽度的移相信号发生器的设计，其中包括设计正弦波形数据MIF文件（数据深度1024、数据类型是10进制数）；给出仿真波形。最后进行硬件测试，对于GW48系统，选择模式1：时钟接法参考以上实验1-28）；用键4、3控制相位字PWORD输入，键2、1控制频率字FWORD输入。观察他们的李萨如图形。然后修改设计，增加幅度控制电路（可以用一乘法器控制输出幅度）；最后可利用MATLAB设计和硬件实现。（6）实验内容6：设计具有扫频功能的波形发生器，扫速可数控，点频扫频可控。实验二可变量程数字频率计一、频率计测量原理频率计的主体部件是一个带门控计数端的计数器（测量计数器），输入信号经整形后由此计数器计数。控制测量计数器的开门计数时间恰好为1秒，则测量计数器的计数值就是输入信号的频率。可改变开门计数时间，即可改变频率计的量程。如使开门时间为0.01秒，则频率计的量程为x100，以此类推。这种频率计的测量精度取决于以下几个方面：闸门时间的精度。一般情况下，闸门脉冲是由石英晶体振荡器产生的。由于闸门与被测的信号不同步，在闸门的开启和关闭边沿，会造成多计或少计一个被测脉冲。这是这种频率计的固有系统误差（±1个最低有效数字）。尤其在测量较低频率信号时，这种误差的影响特别明显。要减小这种误差，可以加大闸门时间。但加大闸门时间降低了测量速度，而且在被测频率相当低时，实际上要单纯依靠加大闸门时间来提高精度几乎是不可能的。例如测量低到数赫兹的信号，要保证4位有效数字，则闸门时间要长达10000秒，即三小时！一个有效的解决办法是测量周期，即用被测信号作为闸门，而计数器对内部的一个高速基准信号进行计数。这样由于该基准信号频率较高，相对来说计数值较大，所以闸门边沿造成的误差相对降低。但这个方法也有其局限性，主要是由于器件的响应速度限制，基准信号的频率不可能无限升高。因此该方法一般用于测量较低的频率。例如，由于器件的速度限制，基准信号的最高频率为50MHz，要求保证有5位有效数字，则被测的信号最高频率大致为50MHz／100000＝500Hz。在上述方法中，要提高被测频率的上限可以采用改良的测量周期方案。此方案采用若干个被测周期作为计数闸门，即先将输入信号分频再作为闸门脉冲。这样，由于闸门时间相对增大，可测量的频率上限得以提高。若输入分频系数为N，则被测信号的频率上限提高N倍。除此之外，还有其他一些测量方法。例如可以将上述两种方法（直接测频和测周期）相互结合。在本实例的设计中，为简单起见，我们只用第一种方法。二、实验要求在实验板上构造一个五位数字频率计。要求分成四档测量范围，×l、×10、×100和×l000。在×l档，测量范围为1Hz到99999Hz，余此类推。最高测量频率为99999ktiz（×1000档。实际上受ispLSI1016器件限制，不可能测量如此高的频率）。测量范围的选择由按键手控，但要有指示灯显示。另外，输入频率大于实际量程要有溢出显示。三、设计方案（一）、测量计数器的设计由于要求频率计为五位，所以测量计数器为一个五位十进制带计数控制端的计数器，实际使用了5个系统宏单元CDU14。输入信号由CLK输入。计数器的使能端EN接闸门脉冲。另设一个溢出寄存器，当测量计数器溢出即最后一位产生进位时，该寄存器置1。（二）、控制脉冲设计控制测量计数器的开门计数时间即闸门脉冲的宽度，可改变频率计的量程。为此，设计一个宽度可变（ls、0，1s、0．01s、0.001s）的闸门脉冲来控制测量计数器：闸门打开时允许计数，否则禁止计数。当闸门脉冲宽度为ls时，频率计的量程为×1，当闸门脉冲宽度为0．1s时，频率计的量程为×10，等等。为了保证频率计有足够的显示时间，两次闸门脉冲之间应该有土定的显示间隔时间。为了保证测量计数器每次从零开始计数，在闸门打开之前，要先发一个清零脉冲将测量计数器清零。闸门脉冲、显示间隔、清零脉冲诸信号由闸门计数器产生。（三）、闸门计数器的设计首先将12Mhz的晶体振荡器的振荡信号进行12000分频（由二个12进计数器和3个十进计数器构成），得到1000Hz的基准脉冲信号。将这个基准信号作为闸门计数器的CLK。闸门计数器是一个带并行加载输入端的12位计数器（由3个二进计数器CBU34构成），共能计4096个数（O～4095）。当闸门计数器计数到2048时，闸门计数器的最高位变l，利用这个最高位作为频率测量计数器的异步清零信号，同时作为闸门计数器的并行加载信号。在下一个基准脉冲信号来到时，闸门计数器将被加载到某个初始计数值。所以该闸门计数器的计数值是在初始计数值和2048之间循环。量程的改变是依靠加载不同的初始计数值来实现的。当量程为×1时，初始计数值为24（1024—1000＝24）。当量程为×10、×100、×1000时，相应的初始计数值为924、1014、1023。这样，从初始计数值到L024的计数时间为闸门脉冲的宽度，×1为1000ms，×10为100ms，×100、×1000各为10ms和1ms。从1024到2048为显示时间（共计1024ms）。闸门计数为2048到初始计数值的1ms时间为频率测量计数器的清零时间。闸门脉冲由闸门计数器的次高位输出，清零脉冲由闸门计数器的最高位输出。闸门计数器的最高位和次高位输出信号波形见图4－2。注意，图中计数闸门的宽度为1024减去初始计数值再加一（清零脉冲的宽度），但由于在测量计数器中，清零端的优先级高于计数端，实际计数时间仍然为1024减去初始计数值。图中清零脉冲实际上也就是闸门计数器的同步加载信号。这个脉冲的宽度为一个时钟脉冲的周期。图1频率计闸门脉冲波形（四）、量程改变与显示量程改变信号由按键（KEY3）控制一个4进制计数器再加以译码，产生4个量程控制信号。此4个信号送闸门计数器实现量程改变，并送发光二极管L4～L7显示量程。由另3个发光二极管分别显示测量计数器溢出、闸门脉冲和清零脉冲。根据前面所述，可得到如图4-3所示的系统结构框图。图2频率计结构框图四、实验内容(1)根据本实验的原理，设计一个自动转换量程的频率计。测量范围与本实验相同。提示：根据前一次测量时频率计数器的溢出信号以及判断测量结果最高位是否为零，来决定下一次测量是否要进行量程转换。(2)设计一个测量低频率的频率计。测量范围：1Hz到10Hz。分辨率为3位有效数字。提示：采用测周期办法，测量结果要换算为频率。实验三等精度频率/脉宽/占空比多功能测试仪设计一、实验原理基于传统测频院里的频率计的测量精度将随被测信号频率的下降而降低，即测量精度随被测信号的频率变化而变化，在实用中有较大的局限性。而等精度频率计不但具有较高的测量精度，且在整个频率区域能保持恒定的测试精度。二、实验要求频率测试功能：测频范围0.1Hz~2MHz。测频精度：测频全域相对误差恒为万分之一。脉宽测试功能：测试范围10us~1s，测试精度1us，占空比测试功能：测试范围1%~99%，测试精度2%。三、设计方案主系统构成如图1所示：图1等精度频率计主控结构具体设计说明见EDA技术实验教材335页论述。四、实验内容根据本实验的原理，设计一个等精度频率/脉宽/占空比多功能测试仪。专题三基于FPGA的信号处理系统的设计实验一基于FPGA的数字存储示波器实验原理本设计项目是利用FPGA直接控制AD对模拟信号进行采样，然后将转换好的二进制数据迅速存储到存储器中，在完成对模拟信号一个或数个周期的采样后，由控制器将存储器中的采样数据读出经DA转换器，进入示波器的Y端显示。采样存储器可以有多种方式实现：1、外部随机存储器RAM。其优点是存储量大，缺点是需要外接芯片，且常用的RAM读写速度较低；与FPGA间的连接线过长；特别是在存储数据时需要对地址进行加1操作，进一步影响数据写入速度。2、FPGA内部EAB/ESB等。在Altera的大部分FPGA器件中都含有类似于EAB的模块。3、由EAB等模块构成高速FIFO。FIFO比较适合于用作A/D采样数据高速存储。二、实验内容（1）实验内容1：应用ADC0809、DAC0832作为转换器件，设计ADC0809、DAC0832控制器，控制AD采集数据。数据采集后用QuartusII的在系统RAM/ROM数据编辑器储存采入RAM中的数据，后经DAC0832送示波器。对0809和0832的引脚锁定：元件“ADCINT”引脚锁定参考实验8-2。WE用键1控制；为了实验方便，CLK接clock0，频率先选择64Hz（选择较慢的采样时钟），作状态机工作时钟。硬件实验中，建议选择电路模式No.5，打开+/-12V电源，首先使WE=’1’，即键1置高电平，允许采样，由于这时的程序中设置ADDA<='1'，模拟信号来自AIN1，即可通过调协实验板上的电位器（此时的模拟信号是手动产生的），将转换好的数据采入RAM中；然后按键1，使WE=’0’程序中设置ADDA<='0'，模拟信号将由AIN0进入，即AIN0的输入信号来自外部信号源的模拟连续信号。外部模拟信号可来自实验箱，方法如下：首先打开+/-12V电源，将GW48主系统板右侧的“JL11”跳线座短路“L_F”端；跳线座“JP18”的“INPUT”端与系统右下角的时钟64Hz相接；并用一插线将插座“JP17”的“OUTPUT”端与实验箱最左侧的“JL10”坐的“AIN0”端相接，这样就将64Hz待采样的模拟信号接入了0809的IN0端（注意，这时例8-2/12程序中设置ADDA<='0'）。试调节“JP18”上方的电位器，使得主系统右侧的“WAVEOUT”端输出正常信号波形（用示波器监视，峰值调在4V以下）。注意，如果要将采入（用CLK=64采样）RAM中的数据扫描显示到示波器上观察，必须用高频率时钟才行（clock0接16384Hz）。可以使键1高电平是对模拟信号采样，低电平时示波器显示已存入RAM的波形数据。(2)实验内容2：在电路中增加一个锯齿波发生器，扫描时钟与地址发生器的时钟一致。锯齿波数据通过另一个D/A输出，控制示波器的X端（不用示波器内的锯齿波信号），而Y端由原来的D/A给出RAM中的采样信息，由此完成一个比较完整的存储示波器的显示控制。（3）实验内容3：根据《EDA技术实用教程》中P268的相关内容，设计应用高速A/D和D/A，设计数字存储示波器。注意打开系统的+/-12V电源开关。用示波器的Y1（X）端接GWADDA板的D/APA口输出；GWADDA板上ADC的“AIN”接受来自主系统模拟波形，即接主系统板上右侧“JP17”的“OUTPUT”端，然后将主系统板上“JP18”的“INPUT”端与系统右下角的时钟65536或32768HZ等相接。“JL11”的3针座短路“H_F”端，调节“JP15”电位器，使得主系统右侧的“WAVEOUT”端输出正常信号波形（用示波器监视，在4V上下）。电路图选择No.5，选择键1高电平为采样，低电平为存储显示。波形输出：Y1（X）端接GWADDA板的PA输出端，X作锯齿波输出；波形输出：Y2（Y）端接GWADDA板的PB输出端，Y作波形输出。专题四FPGA在数字通信中的应用实验一基于FPGA的通用异步收发器实验原理通用异步收发器(UniversalAsynchrONousRECEIVER／Transmitter，UART)可以和各种标准串行接口，如RS232和RS485等进行全双工异步通讯，具有传输间隔远、本钱低、可靠性高等优点。一般UART由专用芯片如8250，16450来实现，但专用芯片引脚都较多，内含很多辅助功能，在实际使用时往往只需要用到UART的基本功能，使用专用芯片会造成资源浪费和本钱进步。一般而言UART和外界通讯只需要两条信号线RXD和TXD，其中RXD是UART的接收端，TXD是UART的发送端，接收与发送是全双工形式。由于可编程逻辑器件技术的快速发展，FPGA的功能日益强大，其开发周期短、可重复编程的优点也越来越明显，在FPGA芯片上集成UART功能模块并和其他模块组合可以很方便地实现一个能与其他设备进行串行通讯的片上系统。1UART功能设计1．1UART的工作原理异步通讯时，UART发送／接收数据的传输格式如图1所示，一个字符单位由开始位、数据位、停止位组成。图1基本UART帧格式图2基本UART帧时序异步通讯的一帧传输经历以下步骤：(1)无传输。发送方连续发送信号，处于信息“1”状态。(2)起始传输。发送方在任何时刻将传号变成空号，即“1”跳变到“O”，并持续1位时间表明发送方开始传输数据。而同时，接收方收到空号后，开始与发送方同步，并期看收到随后的数据。(3)奇偶传输。数据传输之后是可供选择的奇偶位发送或接收。(4)停止传输。最后是发送或接收的停止位，其状态恒为“1”。发送或接收一个完整的字节信息，首先是一个作为起始位的逻辑“0”位，接着是8个数据位，然后是停止位逻辑“1”位，数据线空闲时为高或“1”状态。起始位和停止位的作用是使接收器能把局部时钟与每个新开始接收的字符再同步。异步通讯没有可参照的时钟信号，发送器可以随时发送数据，任何时刻串行数据到来时，接收器必须正确地发现起始位下降沿的出现时间，从而正确采样数据。设计时可参考由专用芯片实现的UART的功能并进行一定精简，如可以用FPGA的片内RAM替换UART的FIFO，不用单独在UART模块中实现。设计的基本原则是保存最主要的功能，基于FPGA的UART系统由波特率时钟发生器、接收器和发送器3个子模块组成。波特率时钟发生器波特率发生器实质是设计一个分频器，用于产生和RS232通讯同步的时钟。在系统中用一个计数器来完成这个功能，分频系数N决定了波特率的数值。该计数器一般工作在一个频率较高的系统时钟下，当计数到N／2时将输出置为高电平，再计数到N／2的数值后将输出置为低电平，如此反复即可得到占空比50％的波特率时钟，具体的波特率依靠于所使用的系统时钟频率和N的大小。如系统时钟频率是40MHz，要求波特率是9600，则16倍波特率时钟的周期约即是260个系统时钟周期，则计数器取260／2=130时，当计数溢出时输出电平取反就可以得到16倍约定波特率的时钟。2、发送器设计-发送器每隔16个CLK16时钟周期输出1位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。数据的发送是由手动发送键控制，当输入发送命令时，发送器根据此命进行发送。它将并行数据din[7..0]锁存进发送缓冲器tbuf[7..0]，并通过移位发送把寄存器tbuf[7..0]里的数据串行发送至串行数据输出端dout。在数据发送过程中用输出信号trans_end作为标志信号，当一帧数据发送完毕时，trans_end信号为1，否则为0。防止发生冲突。图发送机状态图接收器串行数据帧和接收时钟是异步的，发送来的数据由逻辑1变为逻辑0可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd输入由1到0，逻辑0要8个CLK16时钟周期，才是正常的起始位，然后在每隔16个CLK16时钟周期采样接收数据，移位输入接收移位寄存器rbuf，最后输出数据dout。接收完毕时，数据接收标志信号frame_end置1，标志数据接收完毕，接收过程中为0，防止发送冲突。如果接收的过程中发生错误，则接收出错信号frame_error为1，平时此信号为0。图接收机状态图二、实验内容设计实现PC与FPGA之间的双向通信。实验步骤：1、打开GW48系统的电源；将RS232通信线的一头接GW48系统，另一头接PC机的串行1口（COM1口）；2、用模式键选模式“5”4、将GW48系统右侧的开关向下拨“TOMCU”，以便使FPGA与系统板上的AT89C51单片机相连。5、用一短线将系统右侧插线“P27”与地“GND”6、用短路帽选择“CLOCK2”7、用短路帽选择“CLOCK0”注意，要暂时拔去CLOCK5/6/7和CLOCK8、9、10上的短路帽才能测到1024、4096Hz等频率。另外，若所测的频率可能有一定误差，这是由于晶振本身的误差引起的。8、如果要用此频率计测试外部频率，可将CLOCK0上的短路帽拔去，则外部频率可输入此双排针的左侧任意一针。9、进入“MCUCOM”目录，运行（双击）文件SEREALCOM.EXE，将跳出“选择串口对话框”，如选择串口1：COM1，再选择“OK”。10、对于跳出的“收发数据对话框”，按键“RECEIVE”，窗口即能显示FPGA测得的频率。11、在“SEND”窗口输入数据，如35，再点击“SEND”纽（点击两次），此数据即通过GW48系统上的单片机和FPGA显示在数码管8/7上。实验二基于FPGA的调制解调系统二进制频移键控调制器与解调器的设计一、实验原理用基带信号f（t）对高频载波的瞬时频率进行控制的调制方式叫做调频，在数字调制系统中则称为频移键控(FSK)。频移键控在数字通信中是使用较早的一种调制方式，这种方式实现起来比较容易，抗干扰和抗衰落的性能也较强。其缺点是占用频带较宽，频带利用串不够高，因此，额移键控主要应用于低、中速数据的传输，以及衰落信道与频带较宽的倍道。1.2FSK信号的表达式和波形图在二进制频移键控(2FSK)中，设信源发出的信息s(t)是由二进制符号0、1组成的序列，载波信号Uc（t）是高频正弦信号，表达式所谓二进制频移键控就是用待传输的二进制序列去控制高频正弦信号的频率，使高频正弦信号的频率随着二进制序列的变化而变化。2FSK信号的表达式如下：---式1假设二进制序列s（t）为l01001时，则2FSK信号的波形如图所示图1FSK信号的波形2.2FSK信号的调制2FSK信号的调制有两种方法：第一种方法是直接调频法。所谓直接调频法，就是模拟调制系统中的调频。(FM)信号的产生方法，该方法是将输入的数字基带信号去控制一个振荡器的某些参数而达到改变振荡器频率的目的。如图所示。图2FSK信号的直接调频法第二种方法是键控法。所谓镕控法，就是利用受数字基带信号控制的开关电路对两个不同的独立频率源进行选通，如图所示。两个独立的载波信号图3用键控方法实现2FSK信号的调制发生器输出的频率fc1和fc2受控于输入的二进制信号，按照“1”或“0”分别选择载波fc1或载波fc2作为输出。这种方法非常容易实现。3.2FSK信号的解调2FSK信号的解调也分为非相干解调法和相干解调法两种，分别如图4．9、图4．10所示，其原理与2A5K信号解调相同，只是采用两套电路而己。图4FSK信号的非相干解调法图52FSK信号的相干解调法4.2FSK信号的带宽由式(3.1)可知，2FSK信号可以看成是两个不同载频的振幅键控信号之和，因此它的频带宽度是两倍数字基带信号带宽(B)与之和，即：二、实验要求利用实验板具有模拟信号处理的功能，设计一个移频键控信号发生器。要求能利用板上的8位DIP开关设置基带信号码（8bit）。板上的DAC送出己调信号（正弦波），对8bit基带信号码循环调制。传输速率为1200bps。为了便于用示波器观察输出信号，要求在8bit基带信号的开始时有一个同步脉冲输出（利用其他引脚）。基带信号码和已调信号的关系是：l对应2400Hz，0对应1200Hz。三、设计方案。（—）、正弦信号的产生由于本设计要求产生的已调波为正弦信号，所以设计方案首先考虑产生正弦信号。用数字电路和DAC来产生一个给定波形的信号，只要将该信号分成若干个相等的时间间隔，然后将每个时间间隔内的信号值（平均值）依次送给DAC输出即可。从这个意义上说，此方案可以产生任意波形。但在实际设计中，将涉及到以下矛盾。为了得到足够精密的波形，要求在时间域和幅度域都将给定波形分得足够精细。但前者将受到器件速度和规模（存储信号值）的限制，后者将受到DAC器件的分辨率的限制。具体的正弦波发生器是用状态机方式实现的。上面状态机的输出（Q7～Q0）经DAC变换为模拟信号输出。为了使输出信号有平滑的波形，在DAC的输出端可以接入一个低通滤波器，（二）、正弦信号的调制FSK要求基带信号为l时，输出2400Hz信号。基带信号为0时，输出1200Hz信号。只要改变状态机的CLK，就可以达到改变输出信号的频率。所以，将基带信号去控制一个2选l多路选择器，选择两种输入频率（2400×64＝153600Hz或1200×64＝76800Hz）到状态机的CLK，就达到了FSK的要求。基带信号从DIP开关得到。用一个8选1多路选择器加上一个8进制循环计数器，可以将基带信号变成串行数据流。由于要求传输速率为1200bps，即每秒传输1200bit，所以循环计数器的时钟为1200Hz。此计数器计到000就是8bit基带码的起始点，所以将000译码输出就是题目要求的监视同步信号。由子循环计数器的时钟与正弦波发生器的状态S0可能不同步，输出波形可能与图4－5不完全一致。用SYN反馈到循环计数器作为同步可以改善这一点。整个系统的结构框图如图6所示。（二）FSK的解调方框图FSK解调框图如图7所示、其核心部分由分频器、寄存器、计数器和判决器组成.其中分频器的分频系数取值对应闯7—28(调制)中的分频器1和分频器2中较小的分频系数值，即FSK解调器的分频器输以为较高的那个载波信号，由于f1和f2的周期不向。若设f1＝2f2，且基带信号电平“l”，对应f1；基带信号电乎“0”对应载波f2，则图7—30中计数器以f1为时钟信号，上升沿计数，基带信号“1”码元对应的计数器个数为1/f1，基带信号“0”码元对应的计数器个数为1／f2计数器根据两种不同的计数情况，对应输出“0”图7FSK解调框图四、实验内容1.考虑如何用SyN反馈到循环评数器，改善由于循环计数器的时钟与正弦波发生器的状态S0不同步导致输出波形与图⒋5不完全一致这一问题。提示：要考虑到SyN信号在不同的基带信号码（0或1）时频率不同。2.设计一个FSK信号解码器。要求能准确解出上述实验产生的信号，并在实验板上以8个发光二极管显示出来。3.状态机实验：设计一个密码锁。将实验板上的按键编写，只有按一定序列按下按键若干次（例如13223123），锁才能打开（以一个发光二极管指示）。若三次按错，喇叭报警。本实验可在基本型实验板上完成。PSK信号发生器一、实验原理关于PSK信号的原理己在上一个实验中说明。但在图4-5中的PsK信号，实际上有一个很大的缺陷。该信号是所谓“绝对调相”方式，即基带信号0和l各自对应一个固定的相位。在接收方，必须有一个同发送方同步的参考相位，才能正确地恢复基带信号。否则，就会发生所谓“相位模糊”现象。为此，在实际的使用中，还经常采用相对调相方式。所谓相对调相方式，就是将前一码元的相位作为参考相位。具体地说，对于只有两个相位的PSK信号，当输入基带信号为1时，输出已调信号的相位相对于前一个输出信号相位移动180度。当输入基带信号为0时，输出已调信号的相位与前一个输出信号相位相同。换言之，已调信号的相位改变对应于“1”，相位不变对应于“0”。由于相对调相方式在解调时没有所谓“相位模糊以上介绍的是2相调制，即己调信号只有0度和180度两种相位。实际上，还可以增加己调信号的相位，例如4相调制等。在4相调制方式中，先将基带信号按2b1（分组，变成一个个2bit的码元。然后以码元为单位，改变输出信号的相位。例如码元00，相位保持不变（0度）；码元01，相位改变90度；等等。显然，4相调制比2相调制提高了一倍的传输速率。除了纯粹的相位调制外，在实际的信号调制（例如，利用电话线路进行数字通信的MODEM）中，为了加大信息量，提高传输速率，还可以采用其他更为有效的调制方式。例如，可以先将基带信号按一定长度分组，变成一个个多bit的码元。然后以码元为单位，同时对载波的幅度和相位进行双重调制。这种调制方法称为幅相键控（简称APK）。一个典型的APK信号的矢量图如图4-7所示。该信号将基带信号接3bit一组分成码元，然后进行幅相调制。在图4-7中可以看到信号的调制过程。例如基带信号000（一个3bit码元），对应的调制幅度是个单位，相位变化（相对于前一个3bit码元）为45°。二、实验要求利用实验板具有模拟信号处理的功能，设计一个移相键控信号发生器。要求利用板上的8位DIP开关设置基带信号码（8bit）。板上的DAC送出己调信号（正弦波），对8bit基带信号循环调制。要有用于观察的同步脉冲输出。传输速率1200bps。为简单起见，载波频率也是1200Hz。为简单起见，已调信号的相位和基带信号码的夫系柬用绝对调相方式。即基带信号为l，己调信号的相位相对于参考相位改变180度。基带信号为0，已调信号的相位与参考相位相同。三、设计方案正弦信号和基带信号流的产生己在上一节介绍。本设计主要解决信号的调制。根据设计要求，基带信号为l要求输出信号改变相位180度。显然此信号不可能通过改变状态机的输入频率来实现。分析己调信号的相位和基带信号流的关系，可以看到输入信号每发生一次变化（0到l或l到0），输出信号改变相位180度。为此，将基带信号的跳变引入正弦波状态机，同时修改状态机的状态方椹，将基带信号的跳变作为状态转换的一个条件。当基带信号发生跳变时，下一个状态跳到180度以后的状态。这样就达到了移相键控的要求。基带信号的跳变检测可以有很多种办法，这里介绍一种比较容易在可编程逻辑器件中实现的方案。图4-8为该方法的示意电路图。由图4-8可以看到，利用一个合适的时钟（可以利用状态机的时钟），对输入信号移位锁存，亦即保存输入的历史状态。比较当前状态和历史状态（异或），即可判定输入是否存在跳变（1＝跳变）。整个系统的结构框图如图4-9所示。用于示波器观察的同步信号，仍然可以用上一节的办法产生。四、实验内容1.将本实验改为来用相对调相方式。2.设计一个相对调相方式的PSK信号解码器。将此解码器与信号发生器相连以检验发送与接收的正确与否。3.设计一个APK信号发生器。要求：基带信号由DIP开关输入，对8bit的输入信号循环分组编码（例如，输入为10011010，分组后为100，Ⅲ0，101，001，101，010，011，010，¨·），矢量图参考FSK信号发生器实验中有关APK的原理介绍，采用相对调相。矢量图的x轴就是前一个码的已调信号相位。传输速率为1200bps。提示：为了便于实验，可以将矢量图略加改变，将原来的幅度比：3改为l∶2。只要将送往DAC的数据右移一位，输出信号幅度就减为一半。实验三基于FGPA的编解码系统基于FPGA的伪随机码产生及误码率测试系统一、实验原理1、伪随机序列产生原理伪随机序列现已广泛应用于密码学、扩频通讯、导航、集成电路的可测性设计、现代战争中的电子对抗技术等许多重要领域。伪随机序列的伪随机性表现在预先的可确定性、可重复产生与处理。伪随机序列虽然不是真正的随机序列，但是当伪随机序列周期足够长时，它便具有随机序列的良好统计特性。1m序列的实现

1．1基于FPGA的m序列实现

利用反馈移位寄存器产生0、1序列时，其n位反馈移位寄存器的逻辑功能如图1所示。

图中，xi表示寄存器所处的状态，通常用0和1来代表两个可能的状态，并且把0和1看成是有限域GF(2)的两个元素。f(x0，x1，…，xn-1)刻划了移位寄存器反馈逻辑的功能，它可以看成一个定义在GF(2)上并且在GF(2)中取值的n元函数，当f(x0，x1，…，xn-1)可以表示成一线性齐次函数时，即GF(2)，相应的反馈移位寄存器是线性的，而由线性移位寄存器产生的序列就称为线性移位寄存器序列。m序列就是线性移位寄存器序列。对于一个n级m序列移位寄存器来说，它在每一时刻的内部状态都可以看做有限域GF(2)上的一个n维向量，而反馈函数就是刻划了从每一时刻的状态到下一时刻状态的转移规律，或者说反馈函数定义了n维向量空间上的一个线性变换。

通常可以用Vn(F)代表域GF(2)上全体n元数组构成的n维向量空间，a=(a0a1a2…an-1…)代表n级移位寄存器产生的m序列。n级m序列移位寄存器的状态可以看做Vn(F)中的向量。设f(λ)=λn+Cn-1λn-1+…+C0是多项式环F[λ]中的一次n多项式，那么，对于G(f)中的线性移位寄存器序列，从状态(akak+1…ak+n-1)到下一个状态(ak+1ak+2…ak+n)的转移就可以看成是Vn(F)的一个线性变换。由于ak+n=cn-1ak+n-1+cn-2ak+n-2+…+coak，于是，状态转移变换用矩阵写出来就是：

称为线性移位寄存器的状态转移矩阵，显然，状态转移矩阵T和初始状态完全刻画了线性移位寄存器所产生的序列。它在此建立起了反馈

=GF(2)之间的关系，这样就可以直接从m序列本原多项式出发，在FPGA中实现m序列移位寄存器结构并产生m序列。2、误码率测试仪误码测试仪是一种能够测量和保证传输质量的智能化仪器，该仪器可通过检测来反映数据传输设备及其信道工作的误码损伤性能质量指标，并对其进行传输质量分析的有效工具。在电信运营、工程验收、科研、设备生产、教学实验等各方面，误码仪都是必不可少的通信测量和线路维护的最佳辅助工具。2.1误码测试系统的总体方案误码一般是由通信系统中接收端抽样判决器的错误判断造成的，而造成错误判断的原因主要有两个：一是码间串扰，另一个是信道加性噪声的影响。误码测试仪存在两种设计方案，一种是误码仪的发射端模块和接收模块两部分独立，可用于单工的通信系统性能测试。但是由于该系统的测试序列需要动态生成，所以，其能够测试的系统码速只能和FPGA控制模块所能达到的速度相同。另一种方案是将发射端模块和接收模块结合在一个系统内部，这样能测试具有回环的通信系统，如双工通信的收发设备等。误码测试系统框图如图1所示。图中，发送端模块产生的伪随机序列作为通信系统的信源数据流流经信道，接收端模块则接收来自信道输出的比特流，并将其与接收端模块产生的与发送端模块输出类型相同的伪随机序列进行比较，从而完成误码测试。误码仪由发送端的序列发生器1模快、接收端的位同步信号提取模块、帧同步码检测模块、序列发生器2模块、误码分析模块及外设接口构成。其中位同步信号提取模块的作用是获得位定时同步脉冲。帧同步码检测模块的作用是获取帧同步信号，以使两个序列能以同相位比较计算误码率。因为如果接收的测试序列与序列发生器2模块产生的序列两者相位不同，则误码的测试结果将毫无意义。二、实验内容1、应用ＶＨＤＬ语言实现伪随机编码发生器的设计;2、设计简单误码率检测器，完成误码率检测。基于FPGA的HDB3码编解码系统一、实验原理数字通信系统的某些应用可对基带信号不载波调制而直接传输，其中传输线路对码型的要求如下：信码中不宜有直流分量，低频分量应尽可能的少，码型要便于时钟信号提取。根据这些要求，ITU-T(国际电联)在G．703建议中规定，对于2MHz、8MHz、32MHz速率的数字接口均采用HDB3(三阶高密度双极性)码。HDB3码具有无直流分量，低频成分少，连零个数不超过3个等特点，便于时钟信号的提取和恢复，适合在信道中直接传输。2HDB3编码模块设计

要设计一个实用的编码模块，首先要深入研究其编码规则及其特点，然后根据编码规则设计符合电路特性的编码流程。HDB3码的编码规则包括：①将消息代码变换成AMI码，AMI码的编码规则是对码流中的非“0”符号进行正负交替；②检查AMI码中的连零情况，当连零的个数小于4个时，保持AMI的形式不变；当连零的个数达到4个或超过4个时，则将非零码后的第4个“0”替换成V码，其中V码的极性与前一非零码(+1或-1)的极性保持一致，例如，前面的非零码是+1，则将V码记为+V；③完成插V操作后，检查2个相邻V码之间非零码的个数是否为偶数，若为偶数，则再将相邻2个V码中后一个V码的前一非零码后的第一个“0”变为B码，B码的极性与前一非“0”码的极性相反，同时B码后面的非“0”码极性再次进行交替变换，保证极性交替反转特性。

编码规则中出现的V码、B码只是作为标识符，最终的电路实现还是“0”和“1”这两种逻辑电平，因此需要采用二进制编码对“1”、“0”、V、B进行编码，“00”表示“0”、“0l”表示“1”，“10”表示B，“11”表示V。根据编码规则和利用FPGA实现的特点，将编码过程：首先插入V码，然后插入B码，最后是单双极性变换。如果按照编码规则的顺序设汁．应该首先进行单双极性变换，在完成插V和插B后，还需根据编码规则变换当前B码之后的非零码的极性，这需要大量的寄存器来保存当前数据的状态，导致电路非常复杂，占用大量的FPGA内部逻辑单元，实现难度大，且成本高。HDB3编码过程示意图如图l所示。2．1插入V码过程

插入V码过程是对消息代码里的连零串进行检测，一旦出现4个连零串的时候，就把第4个“O”替换成破坏符V，其他情况下消息代码原样输出。输入的代码经插V操作后全部转换成双相码，即“0”变换成“00”，“1”变换成“01”，V变换成“ll”。图2是插入V码过程的流程，代码输入到插V模块后，如果输入是“l”，则输出为“01”，同时计数器清零；如果输入是“O”．则对输入“O”的个数进行计数，当计数器计数到第4个“O”时，输出“11”作为V码，同时计数器要清零用于下一轮检测；计数器未满4个“0”，则输出“00”。2．2插入B码过程

当相邻两个V码之间有偶数个非“0”码时．则把后一个V码之前的第1个非“0”码后面的“0”码变换成B码。该模块设计的难点在于插入B码的过程中涉及一个由现在事件的状态控制过去事件状态的问题，按照实时信号处理的理论，这是无法实现的，这里使用两组4位移位寄存器。采用4位移位寄存器是根据HDB3编码规则的特点确定，经插V后，连零串中的第4个“0”变成V码，代码中连零个数最多是3个，而插入B码操作是把在后一个V码之前的第1个非零码之后的“O”变换成B码，这个长度不超过3个“0”，因此只需4位寄存器就可通过判断现在的输入状态来决定是否应插入B码。图3是判断是否插入B码的流程．2组4位移位寄存器在时钟的作用下逐位将数据移出，在移位的同时还需对寄存器的最低位进行操作，即判断是否需插入B码。这部分功能的实现需设置一个检测当前V码状态的标志位firstv。2．3单双极性变换过程

分析HDB3码的编码规则，发现V码的极性是正负交替的，余下的“1”和B码的极性也是正负交替的，且V码的极性与V码之前的非零码极性一致。因此可以将所有的“1”和B码取出来做正负交替变换，而V码的极性则根据“V码的极性与V码之前的非零码极性一致”这一特点进行正负交替变换。具体操作是设置一个标志位flag，通过检测判断标志位的状态来确定是否进行单双极性变换，标志位要交替变换以实现“l”和“B”正负交替，V码的极性也根据标志位变换。图4是单双极性变换过程的流程，“10”表示输出正电平，“Ol”表示输出负电平，“00”表示输出为零电平。3.HDB3解码模块设计

根据编码规则，V码是为了解决4连零现象而插入的，而B码总是出现在V码之前，且只相隔2个“0”，因此只要在接收到的信号中找到V码并将其和前面的3位代码全部复原成“0”即可完成解码过程。3．1HDB3解码模块建模

首先外围电路从HDB3码中提取出时钟、正整流信号和负整流信号，将这3路信号送到FPGA中，解码模块所用的时钟是从HDB3码中提取出来的时钟。从正整流信号和负整流信号中可以检测出2路包含V码的信号，将2路V码合成一路信号，然后对该路信号进行解码，最后将双相码变成单相码，图5是解码过程的流程。3．1．1V码检测过程

V码检测同时进行正V码检测和负V码检测，这两个检测模块的设计思想类似，这里对正V码检测模块进行详细说明。为了方便描述，假设从正整流电路输入的信号为+P，从负整流电路输入的信号为-N。+V码检测模块是在-N的控制下，对输入的+P进行检测。其原理是：当+P的上升沿到来时，对输入的+P脉冲进行计数，当计数到1时，输出一个脉冲作为+V脉冲，同时计数器清零，在计数期间，一旦检测到-N信号脉冲，计数器立即清零，计数器重新从零计数。这是因为在两个+P脉冲之间，存在-N脉冲，说明第2个+P脉冲不是+V码，只有在连续两个+P脉冲之间无-N脉冲，才能说明这两个P脉冲在HDB3码中是真正同极性的，才可以判断第2个P脉冲实际上是+V码，达到检测+V码的目的。-V码检测原理与+V码检测类似，所不同的是，-V码检测电路是在+P控制下，对-N信号进行计数、检测和判定。二、实验内容1、设计HDB3码编码器，完成仿真、下载、系统调试；2、设计HDB3码解码器，完成仿真、下载、系统调试。附录：GW48EDA/SOPC主系统使用说明GW48教学实验系统原理与使用介绍一、GW48系统使用注意事项(用户必读！！！)a：闲置不用GW48系统时，必须关闭电源！！！b：在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。注意此复位键仅对实验系统的监控模块复位，而对目标器件FPGA没有影响，FPGA本身没有复位的概念，上电后即工作，在没有配置前，FPGA的I/O口是随机的，故可以从数码管上看到随机闪动，配置后的I/O口才会有确定的输出电平。c：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接口都可带电插拔。请特别注意，尽可能不要随意插拔适配板，及实验系统上的其他芯片。e:使用实验系统前，查阅系统的默认设置ppt文件：EDA技术与VHDL书实验课件说明_必读.ppt。二、GW48系统主板结构与使用方法以下将详述GW48系列SOPC/EDA实验开发系统（GW48-PK2/CK）结构与使用方法，对于这2种型号的不同之处将给予单独指出。该系统的实验电路结构是可控的。即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化---重配置。这种“多任务重配置”设计方案的目的有3个：1、适应更多的实验与开发项目；2、适应更多的PLD公司的器件；3、适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法说明如下。以下是对GW48系统主板功能块的注释。附图1GW48EDA系统电子设计二次开发信号图（1）“模式选择键”：按动该键能使实验板产生12种不同的实验电路结构。这些结构如第二节的13张实验电路结构图所示。例如选择了“NO.3”图，须按动系统板上此键，直至数码管“模式指示”数码管显示“3”，于是系统即进入了NO（2）适配板：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片可配不同的适配座。可用的目标芯片包括目前世界上最大的六家FPGA/CPLD厂商几乎所有CPLD、FPGA和所有ispPAC等模拟EDA器件。第七节的表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。（3）ByteBlasterMV编程配置口：如果要进行独立电子系统开发、应用系统开发、电子设计竞赛等开发实践活动，首先应该将系统板上的目标芯片适配座拔下（对于Cyclone器件不用拔），用配置的10芯编程线将“ByteBlasterMV”口和独立系统上适配板上的10芯口相接，进行在系统编程（如GWDVP-B板），进行调试测试。“ByteBlasterMV”口能对不同公司，不同封装的CPLD/FPGA进行编程下载，也能对isp单片机89S51等进行编程。编程的目标芯片和引脚连线可参考附图1，从而进行二次开发。（4）ByteBlasterII编程配置口：该口主要用于对Cyclone系列AS模式专用配置器件EPCS4和EPCS1等编程。(5)混合工作电压源：系统不必通过切换即可为CPLD/FPGA目标器件提供5V、3.3V、2.5V、1.8V和1.5V工作电源，此电源位置可参考附图1。（6）JP5编程模式选择跳线：（仅GW48-PK2型含此）。如果要对Cyclone的配置芯片进行编程，应该将跳线接于“ByBtII”端，在将标有“ByteBlasterII”编程配置口同适配板上EPCS4/1的AS模式下载口用10芯线连接起来，通过QuartusII进行编程。当短路“Others”端时，可对其它所有器件编程，端口信号参考附图1。（7）JP6/JVCC/VS2编程电压选择跳线：跳线JVCC（GW48—PK2型标为“JP6”）是对编程下载口的选择跳线。对5V器件，如10K10、10K20、7128S、1032、95108、89S51单片机等，必须选“5.0V”。而对低于或等于3.3V的低压器件，如1K30、1K100、10K30E、20K300、Cyclone、7128B等一律选择“3.3V”一端。（8）并行下载口：此接口通过下载线与微机的打印机口相连。来自PC机的下载控制信号和CPLD/FPGA的目标码将通过此口，完成对目标芯片的编程下载。计算机的并行口通信模式最好设置成“EPP”模式。（9）键1~键8：为实验信号控制键，此8个键受“多任务重配置”电路控制，它在每一张电路图中的功能及其与主系统的连接方式随模式选择键的选定的模式而变，使用中需参照第二节中的电路图。（10）键9~键14：（GW48—PK2型含此键）此6个键不受“多任务重配置”电路控制，由于键信号速度慢，所以其键信号输入口是全开放的，各端口定义在插座“JP8”处，可通过手动节插线的方式来实用，键输出默认高电平。注意，键1至键8是由“多任务重配置”电路结构控制的，所以键的输出信号没有抖动问题，不需要在目标芯片的电路设计中加入消抖动电路，这样，能简化设计，迅速入门。但设计者如果希望完成键的消抖动电路设计练习，必须使用键9至键14来实现。（11）数码管1~8/发光管D1~D16：受“多任务重配置”电路控制，它们的连线形式也需参照第二节的电路图。（12）“时钟频率选择”：位于主系统的右小侧，通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于“CLOCK0”，同时只能插一个短路帽，以便选择输向“CLOCK0”的一种频率：信号频率范围：0.5Hz–50MHz。由于CLOCK0可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。右侧座分三个频率源组，它们分别对应三组时钟输入端:CLOCK2、CLOCK5、CLOCK9。例如，将三个短路帽分别插于对应座的2Hz、1024Hz和12MHz，则CLOCK2、CLOCK5、CLOCK9分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。也就是说最多只能提供4个时钟频率输入FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。（13）扬声器：与目标芯片的“SPEAKER”端相接，通过此口可以进行奏乐或了解信号的频率，它与目标器件的具体引脚号，应该查阅附录第3节的表格。（14）PS/2接口：通过此接口，可以将PC机的键盘和/或鼠标与GW48系统的目标芯片相连，从而完成PS/2通信与控制方面的接口实验，GW48-GK/PK2含另一PS/2接口，引脚连接情况参见实验电路结构NO.5（附图7）。（15）VGA视频接口：通过它可完成目标芯片对VGA显示器的控制。详细连接方式参考附图7（对GW48-PK2主系统），或附图13（GW48-CK主系统）。(16)单片机接口器件：它与目标板的连接方式也已标于主系统板上：连接方式可参见附图11。注1、对于GW48-PK2系统，实验板右侧有一开关，若向“TO_FPGA”拨，将RS232通信口直接与FPGA相接；若向“TO_MCU”拨，则与89S51单片机的P30和P31端口相接。于是通过此开关可以进行不同的通信实验，详细连接方式可参见附图11。平时此开关应该向“TO_MCU”拨，这样可不影响FPGA的工作!注2、GW48-EK系统上的用户单片机89C51的各引脚是独立的（时钟已接12MHz），没有和其他任何电路相连，实验时必须使用连接线连接，例如，若希望89C51通过实验板右侧的RS232口与PC机进行串行通信，必须将此单片机旁的40针座（此座上每一脚恰好与89C51的对应脚相接）上的P30、P31分别与右侧的TX30、RX30相接。（17）RS-232串行通讯接口：此接口电路是为FPGA与PC通讯和SOPC调试准备的。或使PC机、单片机、FPGA/CPLD三者实现双向通信。对于GW48-EK系统，其通信端口是与中间的双排插座上的TX30、RX31相连的。详细连接方式参考附图11（对GW48-GK/PK2主系统），或附图13（对GW48-CK主系统）。（18）“AOUT”D/A转换：利用此电路模块（实验板左下侧），可以完成FPGA/CPLD目标芯片与D/A转换器的接口实验或相应的开发。它们之间的连接方式可参阅附图7（实验电路结构NO.5）：D/A的模拟信号的输出接口是“AOUT”，示波器可挂接左下角的两个连接端。当使能拨码开关8：“滤波1”时，D/A的模拟输出将获得不同程度的滤波效果。注意，进行D/A接口实验时，需打开系统上侧的+/-12V电源开关（实验结束后关上此电源！）。（19）“AIN0”/“AIN1”：外界模拟信号可以分别通过系统板左下侧的两个输入端“AIN0”和“AIN1”进入A/D转换器ADC0809的输入通道IN0和IN1，ADC0809与目标芯片直接相连。通过适当设计，目标芯片可以完成对ADC0809的工作方式确定、输入端口选择、数据采集与处理等所有控制工作,并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅第二节的注意：不用0809时，需将左下角的拨码开关的“A/D使能”和“转换结束”打为禁止：向上拨，以避免与其他电路冲突。ADC0809A/D转换实验接插方法（如，附图7，实验电路结构NO.5图所示）：左下角拨码开关的“A/D使能”和“转换结束”拨为使能：向下拨，即将ENABLE(9)与PIO35相接；若向上拨则禁止，即则使ENABLE(9)0，表示禁止0809工作，使它的所有输出端为高阻态。2．左下角拨码开关的“转换结束”使能，则使EOC(7)PIO36，由此可使FPGA对ADC0809的转换状态进行测控。（20）VR1/“AIN1”：VR1电位器，通过它可以产生0V~+5V幅度可调的电压。其输入口是0809的IN1（与外接口AIN1相连，但当AIN1插入外输入插头时，VR1将与IN1自动断开）。若利用VR1产生被测电压，则需使0809的第25脚置高电平，即选择IN1通道，参考“实验电路结构NO.5（21）AIN0的特殊用法：系统板上设置了一个比较器电路，主要以LM311组成。若与D/A电路相结合，可以将目标器件设计成逐次比较型A/D变换器的控制器件参考“实验电路结构NO.5”（22）系统复位键：此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机和LCD控制单片机的复位端相连。因此兼作单片机的复位键。(23)下载控制开关：（仅GW48—GK/PK型含此开关）在系统板的左侧的开关。当需要对实验板上的目标芯片下载时必须将开关向上打（即“DLOAD”）；而当向下打（LOCK）时，将关闭下载口，这时可以将下载并行线拔下而作它用（这时已经下载进FPGA的文件不会由于下载口线的电平变动而丢失）；例如拔下的25芯下载线可以与其他适配板上的并行接口相接，以完成类似逻辑分析仪方面的并行通信实验。(24)跳线座SPS：短接“T_F”可以使用“在系统频率计”。频率输入端在主板右侧标有“频率计”处。模式选择为“A”。短接“PIO48”时，信号PIO48可用，如实验电路结构图NO.1中的PIO48。平时应该短路“PIO48(25)目标芯片万能适配座CON1/2：在目标板的下方有两条80个插针插座（GW48-CK系统），其连接信号如附图1所示，此图为用户对此实验开发系统作二次开发提供了条件。对于GW48-GK/PK2/EK系统，此适配座在原来的基础上增加了20个插针，功能大为增强。增加的20插针信号与目标芯片的连接方式可参考“实验电路结构NO.5”（26）左下拨码开关：（仅GK/PK2/EK型含此开关）拨码开关的详细用法可参考实验电路结构NO.5图（附图7）。（27）上拨码开关：（仅GK/PK2型含此开关）是用来控制数码管作扫描显示用的。当要将8个数码管从原来的重配置可控状态下向扫描显示方式转换时，可以将此拨码开关全部向下拨，然后将左下侧的拨码开关的“DS8使能”向上拨。这时，由这8个数码管构成的扫描显示电路可附图12。（28）ispPAC下载板：对于GW48-GK系统，其右上角有一块ispPAC模拟EDA器件下载板，可用于模拟EDA实验中对ispPAC10/20/80等器件编程下载用，详细方法请看光盘中：“模拟EDA实验演示”的POWERPOINT。（29）8X8数码点阵：（仅GW48-GK型含此）在右上角的模拟EDA器件下载板上还附有一块数码点阵显示块，是通用共阳方式，需要16根接插线和两根电源线连接。详细方法请看“实验演示”的POWERPOINT。（30）+/-12V电源开关：在实验板左上角。有指示灯。电源提供对象：1）与082、311及DAC0832等相关的实验；2）模拟信号发生源；3）GW48-DSP/DSP+适配板上的D/A及参考电源；此电源输出口可参见附图1。平时，此电源必须关闭！（31）智能逻辑笔：（仅GK/PK2型含此）逻辑信号由实验板左侧的“LOGICPENINPUT”输入。测试结果：A）“高电平”：判定为大于3V的电压；亮第1个发光管；B）“低电平”：判定为小于1V的电压；亮第2个发光管。C）“高阻态”：判定为输入阻抗大于100K欧姆的输出信号；亮第3个发光管。注意，此功能具有智能化；D）“中电平”：判定为小于3V，大于1V的电压；亮第4个发光管。E）“脉冲信号”：判定为存在脉冲信号时；亮所有的发光管。（注意，使用逻辑笔时，clock0/clock9上不要接50MHz，以免干扰）。（30）模拟信号发生源：（GK/PK2型含此）信号源主要用于DSP/SOPC实验及A/D高速采样用信号源。使用方法如下：1）打开+/-12V电源；2）用一插线将右下角的某一频率信号（如65536Hz）连向单片机上方插座“JP18”的INPUT端；3）这时在“JP17”的OUTPUT端及信号挂钩“WAVEOUT（32）JP13选择VGA输出：（仅GW48-GK/PK2含此）。将“ENBL”短路，使VGA输出显示使能；将“HIBT”短路，使VGA输出显示禁止，这时可以将来自外部的VGA显示信号通过JP12座由VGA口输出。此功能留给SOPC开发。（33）FPGA与LCD连接方式：（仅PK2型含此）。由附图11的实验电路结构图COM可知，默认情况下，FPGA是通过89C51单片机控制LCD液晶显示的，但若FPGA中有Nios嵌入式系统，则能使FPGA直接控制LCD显示。方法是拔去此单片机（在右下侧），用连线将座JP22/JP21（LCD显示器引脚信号）各信号分别与座JP19/JP20（FPGA引脚信号）相连接即可。针对目标器件的型号，查表锁定引脚后，参考.\gwdvpb\H128X64液晶显示使用说明.doc即可。（34）JP23使用说明：（仅GW48-GK/PK2型含此）。单排座JP23有3个信号端，分别来自此单片机的I/O口。(35)使用举例：若模式键选中了“实验电路结构图NO.1”，这时的GW48系统板所具有的接口方式变为：FPGA/CPLD端口PI/O31~28（即PI/O31、PI/O30、PI/O29、PI/O28）、PI/O27~24、PI/O23~20和PI/O19~16，共4组4位二进制I/O端口分别通过一个全译码型FPGA/CPLD输出000000010010…1100110111101111数码管显示012…CDEF端口I/O32~39分别与8个发光二极管D8~D1相连，可作输出显示，高电平亮。还可分别通过键8和键7，发出高低电平输出信号进入端口I/049和48；键控输出的高低电平由键前方的发光二极管D16和D15显示，高电平输出为亮。此外，可通过按动键4至键1，分别向FPGA/CPLD的PIO0~PIO15输入4位16进制码。每按一次键将递增1，其序列为1，2，…9，A，…F。注意，对于不同的目标芯片，其引脚的I/O标号数一般是同GW48系统接口电路的“PIO”标号是一致的（这就是引脚标准化），但具体引脚号是不同的，而在逻辑设计中引脚的锁定数必须是该芯片的具体的引脚号。具体对应情况需要参考第3节的引脚对照表。第二节实验电路结构图1．实验电路信号资源符号图说明结合附图2-1，以下对实验电路结构图中出现的信号资源符号功能作出一些说明：附图2A实验电路信号资源符号图(1）附图2-1a是16进制7段全译码器，它有7位输出，分别接7段数码管的7个显示输入端：a、b、c、d、e、f和g；它的输入端为D、C、B、A，D为最高位，A为最低位。例如，若所标输入的口线为PIO19~(2）附图2-1b是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。(3)附图2A-1c是16进制码（8421码）发生器，由对应的键控制输出4位2进制构成的1位16进制码，数的范围是0000~1111，即^H0至(4）直接与7段数码管相连的连接方式的设置是为了便于对7段显示译码器的设计学习。以图NO.2为例，如图所标“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45..PIO40分别与数码管的7段输入g、f、e、d、c、b、a相接。(5）附图2-1d是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20ms。（6）附图2-1e是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为高电平，此键的功能可用于手动控制脉冲的宽度。具有琴键式信号发生器的实验结构图是NO.3。各实验电路结构图特点与适用范围简述（1）结构图NO.0：目标芯片的PIO19至PIO44共8组4位2进制码输出，经外部的7段译码器可显示于实验系统上的8个数码管。键1和键2可分别输出2个四位2进制码。一方面这四位码输入目标芯片的PIO11~PIO8和PIO15~PIO12，另一方面，可以观察发光管D1至D8来了解输入的数值。例如，当键1控制输入PIO11~PIO8的数为^HA时，则发光管D4和D2亮，D3和D1灭。电路的键8至键3分别控制一个高低电平信号发生器向目标芯片的PIO7至PIO2输入高电平或低电平，扬声器接在“SPEAKER”上，具体接在哪一引脚要看目标芯片的类型，这需要查第3节的引脚对照表。如目标芯片为FLEX10K10，则扬声器接在“3”(2)结构图NO.1：适用于作加法器、减法器、比较器或乘法器等。例如，加法器设计，可利用键4和键3输入8位加数；键2和键1输入8位被加数，输入的加数和被加数将显示于键对应的数码管4-1，相加的和显示于数码管6和5；可令键8控制此加法器的最低位进位。(3)结构图NO.2：可用于作VGA视频接口逻辑设计，或使用数码管8至数码管5共4个数码管作7段显示译码方面的实验；而数码管4至数码管1，4个数码管可作译码后显示，键1和键2可输入高低电平。(4)结构图NO.3：特点是有8个琴键式键控发生器，可用于设计八音琴等电路系统。也可以产生时间长度可控的单次脉冲。该电路结构同结构图NO.0一样，有8个译码输出显示的数码管，以显示目标芯片的32位输出信号，且8个发光管也能显示目标器件的8位输出信号。(5）结构图NO.4：适合于设计移位寄存器、环形计数器等。电路特点是，当在所设计的逻辑中有串行2进制数从PIO10输出时，若利用键7作为串行输出时钟信号，则PIO10的串行输出数码可以在发光管D8至D1上逐位显示出来，这能很直观地看到串出的数值。(6)结构图NO.