利用FPGA实现HDB3编解码功能

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纲领：HDB3(三阶高密度双极性)码拥有无直流重量、低频成分少、连零个数不超出3个、

便于提取时钟信号等特色。经过对HDB3编解码原理进行分析和研究，提出一种鉴于FPGA

的HDB3编解码实现方法，给出VerilogHDL语言的实现方法和仿真波形，达成硬件电路的

设计和测试，采纳该方法设计的HDB3编解码器已应用于有关实验设施中。

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前言

数字通讯系统的某些应用可对基带信号不载波调制而直接传输，此中传输线路对码型的要求以下：信码中不宜有直流重量，低频重量应尽可能的少，码型要便于时钟信号提取。根据这些要求，ITU-T(国际电联)在G．703建议中规定，关于2MHz、8MHz、32MHz速率的数字接口均采纳HDB3(三阶高密度双极性)码。HDB3码拥有无直流重量，低频成分少，连零个数不超出3个等特色，便于时钟信号的提取和恢复，合适在信道中直接传输。这里利用VerilogHDL语言设计用于数字通讯系统中的HDB3编解码器。2HDB3编码模块设计要设计一个适用的编码模块，第一要深入研究其编码规则及其特色，此后依据编码规则设计符合电路特色的编码流程。HDB3码的编码规则包含：①将信息代码变换成AMI码，AMI码的编码规则是对码流中的非“0符”号进行正负交替；②检查AMI码中的连零状况，当连零的个数小于4个时，保持AMI的形式不变；当连零的个数达到4个或超出4个时，则将非零码后的第4个“0替”换成V码，此中V码的极性与前一非零码(+1或-1)的极性保持一致，例如，前面的非零码是+1，则将V码记为+V；③达成插V操作后，检查2个相邻V码之间非零码的个数能否为偶数，若为偶数，则再将相邻2个V码中后一个V码的前一非零码后的第一个“0变”为B码，B码的极性与前一非“0码”的极性相反，同时B码后边的非“0码”极性再次进行交替变换，保证极性交替反转特色。编码规则中出现的V码、B码但是作为表记符，最后的电路实现仍是“0和”“1这”两种逻辑电平，所以需要采纳二进制编码对“1、”“0、”V、B进行编码，“00表”示“0、”“0l表”示“1，”“10表”示B，“11表”示V。依据编码规则和利用FPGA实现的特色，将编码过程：第一插入V码，此后插入B码，最后是单双极性变换。假如依据编码规则的次序设汁．应当第一进行单双极性变换，在达成插V和插B后，还需依据编码规则变换目前B码今后的非零码的极性，这需要大批的存放器来保留目前数据的状态，致使电路特别复杂，占用大批的FPGA内部逻辑单元，实现难度大，且成本高。HDB3编码过程表示图如图1所示。

2．1

插入

插入V码过程

V码过程是抵信息代码里的连零串进行检测，一旦出现

4个连零串的时候，就把第

4个“O”取代成损坏符V，其余状况下信息代码原样输出。输入的代码经插V操作后所有变换成双相码，即“0变”换成“00，”“1变”换成“01，”V变换成“ll。”图2是插入V码过程的流程，代码输入到插V模块后，假如输入是“l，”则输出为“01，”同时计数器清零；假如输入是“O”．则对输入“O”的个数进行计数，当计数器计数到第4个“O”时，输出“11作”为V码，同时计数器要清零用于下一轮检测；计数器未满4个“0，”则输出“00。”

2．2插入

当相邻两个

B码过程

V码之间有偶数个非“0码”时．则把后一个

V码以前的第

1个非“0”后边的码

“0码”变换成B码。该模块设计的难点在于插入B码的过程中波及一个由此刻事件的状态控

制过去事件状态的问题，依据及时信号办理的理论，这是没法实现的，这里使用两组4位移

位存放器。采纳4位移位存放器是依据HDB3编码规则的特色确立，经插V后，连零串中的第4个“0”成变V码，代码中连零个数最多是3个，而插入B码操作是把在后一个V码以前的第1个非零码今后的“O”变换成B码，这个长度不超出3个“0，”所以只需4位存放器即可经过

判断此刻的输入状态来决定能否应插入B码。图3是判断能否插入B码的流程．2组4位移位

存放器在时钟的作用下逐位将数据移出，在移位的同时还需对存放器的最低位进行操作，即判断能否需插入B码。这部分功能的实现需设置一个检测目前V码状态的标记位firstv。

2．3单双极性变换过程

分析HDB3码的编码规则，发现V码的极性是正负交替的，余下的“1和”B码的极性也

是正负交替的，且V码的极性与V码以前的非零码极性一致。所以能够将所有的“1和”B码

拿出来做正负交替变换，而V码的极性则依据“V码的极性与V码以前的非零码极性一致”

这一特色进行正负交替变换。详尽操作是设置一个标记位flag，经过检测判断标记位的状态

来确立能否进行单双极性变换，标记位要交替变换以实现“l和”“B”正负交替，V码的极性也

依据标记位变换。图4是单双极性变换过程的流程，“10”表示输出正电平，“Ol表”示输出负

电平，“00”示输出为零电平。表

3HDB3解码模块设计

依据编码规则，V码是为认识决4连零现象而插入的，而B码老是出此刻V码以前，且

只相隔2个“0，”所以只需在接收到的信号中找到V码并将其和前面的3位代码所有还原成“0”

即可达成解码过程。

3．1HDB3解码模块建模

第一外面电路从HDB3码中提拿出时钟、正整流信号和负整流信号，将这3路信号送到

FPGA中，解码模块所用的时钟是从HDB3码中提拿出来的时钟。从正整流信号和负整流信

号中能够检测出2路包含V码的信号，将2路V码合成一路信号，此后对该路信号进行解码，

最后将双相码变为单相码，图5是解码过程的流程。

3．1．1V码检测过程

V码检测同时进行正V码检测和负V码检测，这两个检测模块的设计思想近似，这里

对正V码检测模块进行详尽说明。为了方便描绘，假定从正整流电路输入的信号为+P，从

负整流电路输入的信号为-N。+V码检测模块是在-N的控制下，对输入的+P进行检测。其

原理是：当+P的上涨沿到来时，对输入的+P脉冲入行计数，当计数到1时，输出一个脉冲

作为+V脉冲，同时计数器清零，在计数时期，一旦检测到-N信号脉冲，计数器立刻清零，

计数器从头从零计数。这是由于在两个+P脉冲之间，存在-N脉冲，说明第2个+P脉冲不是

+V码，只有在连续两个+P脉冲之间无-N脉冲，才能说明这两个P脉冲在HDB3码中是真

正同极性的，才能够判断第2个P脉冲其实是+V码，达到检测+V码的目的。-V码检测原

理与+V码检测近似，所不同样的是，-V码检测电路是在+P控制下，对-N信号进行计数、检

测和判断。

3．1．2V码和B码解码过程

检测V码后，依据HDB3编码规则，只需将V码及以前3位码所有置零即可同时达成扣

V／扣B操作。这又会波及到一个由此刻事件状态决定过去事件状态的状况，仍可采纳两组4位移位存放器解决。依据编码规则，V码是取代连“0串”中的第4个“0，”而B码老是出此刻V码以前，且只相隔两个“O，”当输入是V码后，只需同时将4位移位存放器置零，即可同时达成V码和B码的解码过程。扣除V码和B码后，还需将双相码变换成单相码，即当输入是“00时”输出“0，”输入是“01”时输出“l，”至此便达成了HDB3解码。3．2HDB3解码的VerilogHDL实现以下利用硬件描绘语言实现解码功能，这里只给出正

V码检测模块和扣

V码／扣

B码

模块的重点程序。

仿真分析

设计的编解码模块是误码检测仪的构成部分，采纳Cy-clone系列FPGA(EPlC3T144C8)

实现电路的核心功能，该器件拥有近3000个逻辑单元，可知足整个系统设计的要求。

4．1HDB3编码模块仿真分析

对该HDB3编码模块进行仿真考证，图6是仿真波形图，仿真时钟频次为32MHz，Codein

表示待编码的输入信号，输入的二进制代码为：；VBcodeout是插入V

码和B码后的输出，察看波形发现，在A和B地点插入“11作”为V码，在C地点插入B码：

Codeout是单双极性变换后波形，“10表”示正电平，“01表”示负电平．从波形可看出实现了

正负交替；Pos_rzhdb3out和Neg_rzhdb3out是最后的归零码输出。该HDB3编码模块正的确

现编码功能。

4．2HDB3

解码模块仿真分析

采纳一个伪随机序列发生器产生测试数据，仿真时钟频次为

32MHz。将

HDB3编码模

块和解码模块相连结，察看输入和输出波形。

图7是仿真波形，此中msequence9是一个周期为511的伪随机序列码，在A时刻产生第1个高电平；将该码输入到HDB3编码模块，达成编码后输入到解码模块中进行解码，decodeout是解码后的输出，从B时刻开始输出