广东工业大学(832)计算机组成原理考研答案(2011-2017年)简答题(重要)

（类似题）某机器中，已知配有一个地址空间为0000H-仆FFH的ROM区域。现在再用一个RAM芯片（8KX4）形成40KX8位的RAM区域，起始地址为6000H。RAM芯片有/CS和/WE信号控制端；CPU的地址总线为A15-A0,数据总线为D7-D0,控制信号为R/W（读/写）,/MREQ（访存）。要求：⑴画出地址空间示意图。⑵画出ROM与RAM同CPU连线图。解：（1）地址空间示意图如下：与诸器 地址与诸器 地址⑵ROM与RAM同CPU连线图如下:译码ERAMCSliREQKWSKEROM译码ERAMCSliREQKWSKEROM6•下图所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。（1） “ADD,RV指令完成（Rd）+（F2）-R的功能，画出其指令周期流程图（设指令地址已放入PC中），并列出相应的微操作控制信号序列。⑵“SUB,RF3”指令完成（R3）-（R1）-R的操作，画出其指令期流程图，并列出相应的微操作控制信号序列。

A总线解:（1）加法(2)减法^SUBRi，Rj"脱指GAR,A总线解:（1）加法(2)减法^SUBRi，Rj"脱指GAR,£U\V=RORU>rRlRwGiY]SG,N+,G・RotOfAR|RX\=R7、下图所示的二维中断系统，请问：（1） 在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。（2）若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设备D的中断服务程序，IM0,IM1,IM2的状态又是什么？（3） 每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？（4） 若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？

中断优先SL排駅电号

中斷控制

awCPU赛 优先权 IS 中断优先SL排駅电号

中斷控制

awCPU赛 优先权 IS 2级IR1[.„.rriJ*11評ii!1髀itsmg|I&-JjfeJft解：（1）在中断情况下， CPU的优先级最低。各设备优先级次序是：A-BGDEF-GH-I-CPU（2） 执行设备B的中断服务程序时IM0IM1IM2=111；执行设备D的中断服务程序时IM0IM1IM2=011。（3） 每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的BI（中断允许）标志清“0”，它禁止设备发出中断请求。（4） 要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令IM3=0即可。2011年分析设计题5.设有若干片256KX8位的SRAM芯片。回答以下问题：采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？该存储器需要多少地址线？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号和控制信号MREQ播口R/W#。解：(1)该存储器需要2048KB/(256KX8位)=2048KB/256KB=8片SRAM芯片。需要21条地址线(A20〜A0),因为221=2048K,其中高3位(A20A19A18)用于芯片选择，低18位作为每个存储器芯片的地址输入。用作为译码器芯片的输出许可信号，译码器的输出作为存储器芯片的选择信号，作为读写控制信号。CPU访存的地址为A20〜A0。该存储器与CPU连接的结构如图4.20所示。译码器的输出信号逻辑表达式如下：瓦:IA‘证瓦，t二无？瓦水绻农‘f=Ah#兀|瓦,壬三&J兀|A「斤町=Aa:%%和证瓦，耳=AWf*“锻碱厲2013年分析题CPU结构如图所示，其中有一个累加寄存器AC、一个状态条件寄存器和其他四个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。要求:标明图中a,b,c,d四个寄存器的名称。简述指令从主存取到控制器的数据通路。简述数据在运算器和主存之间进行存/取访问的数据通路。解：(1)A—数据寄存器B 指令寄存器 C 地址寄存器D程序计数器(PCPC^地址寄存器fMf指令寄存器存：地址寄存器fM;ACf数据寄存器fwrite取：地址寄存器fMf数据寄存器fALUfAC表明图中abet!四个寄存器的名称:a:和疗储器连接、双向，存储器数据寄存器，即MDRb:和存储器连接、单向，存储器地址寄存器，即MARc:和存储器连接，单向,输出到微操作信号发生器.即指令寄存器IRd:输入来自IR,井且可以“操作,程序计数器,即PC简述指令从上存取指/数到控制器的数据逋路。取指令操作：PC内容-MAR.发出读命令:读存储器内容一1R取数据操作：地址一MAR,发出读命令常读存储器内容-MDR2015年分析设计题3某机字长32位，CPU内有32个32位的通用寄存器，设计一种能容纳64种操作的指令系统。假设指令字长等于机器字长，试回答：如果主存可直接或间接寻址，采用“寄存器一存储器” 型指令，能直接寻址的最大存储空间是多少？画出指令格式并说明各字段的含义。如果采用通用寄存器作基址寄存器，则上述“寄存器一存储器”型指令的指令格式有何特点？画出指令格式并指出这类指令可访问多大的存储空间？解：(1)如果是存储器间接寻址方式的寄存器-存储器型指令，操作码6位，寄存器编号5位，间址标志1位，地址码20位，直接寻址的最大主存空间是220字。(2)如果采用通用寄存器作为基址寄存器，E4(Rb+A,能直接寻址的最大主存空间是232字。6151OPCodeS/DRegI/DAddress指令长度：32位操作码6位，表示64种操作S/D与Reg配合：指明寄存器直接寻址操作数，S/D指明Reg表示的是源操作数还是目的操作数。I/D与Address配合指明另一个存储器操作数，I/D指明是存储器直接还是存储器间接。Address是存储器地址。当存储器直接寻址时。Address的存储空间为512KB6151514OPCodeS/DRegll)DReg2Displacement指令长度：32位OPCode操作码6位，表示64种操作S/D与Reg1配合：指明寄存器直接寻址操作数，S/D指明Reg1表示的是源操作数还是目的操作数。I/D、Reg2Displacement配合指明另一存储器操作数，I/D指明是存储器直接还是基址寻址。Reg2指明基址寄存器，Displacement是位移量。最大寻址空间232某CRT字符显示器,每帧可显示80列X20行,每个字符是7X9点阵,字符窗口9X14,场频为50Hz?试问：缓存采用什么存储器,其中存放的内容是什么?容量应为多大?(2)缓存地址如何安排？若在243号单元存放的内容要显示出来，其屏幕上X和丫的坐标应是多少?(3)字符点阵存放在何处?如何读出显示?(4)计算出主振频率以及点计数器?字计数器?行计数器?排计数器的分频频率?解：(1)缓存采用随机存储器,其中存放的内容是字符的ASCII码,容量至少为1600字节(不含显示属性)?屏幕上最多可显示1600个字符,缓存地址与屏幕显示位置的排号和列号具有对应关系?若要将缓存243号单元存放的内容显示出来,其屏幕上X和丫的坐标均为3(从0开始计),即在屏幕的第4行第4列上有字符显示?字符点阵存放在字库中,根据字符的ASCII码逐行读出点阵显示?⑷主振频率=50X21X14X98X9"12.97MHz?点计数器:9分频？字计数器：(80+18)分频?行计数器：14分频?排计数器：(20+1)分频?1、主存与Cache的地址映射P1-9CPU对存储器的访问，通常是一次读写一个字单元。当CPU访Cache不命中时，需将存储在主存中的字单元连同其后若干个字一同调入Cache中，之所以这样做，是为了使其后的访存能在Cache中命中。因此，主存和Cache之间一次交换的数据单位应该是一个数据块。数据块的大小是固定的，由若干个字组成，且主存和Cache的数据块大小是相同的。从Cache主存层次实现的目标看，一方面既要使CPU的访存速度接近于访Cache的速度，另一方面为用户程序提供的运行空间应保持为主存容量大小的存储空间。在米用Cache-王存层次的系统中，Cache对用户程序而言是透明的，也就是说，用户程序可以不需要知道Cache的存在。因此，CPU每次访存时，依然和未使用Cache的情况一样，给出的是一个主存地址。但在Cache-主存层次中，CPU首先访问的是Cache并不是主存。为此，需要一种机制将CPU的访主存地址转换成访Cache地址。而主存地址与Cache地址之间的转换是与主存块与Cache块之间的映射关系紧密联系的，也就是说，当 CPU访Cache未命中时，需要将欲访问的字所在主存中的块调入Cache中，按什么样的策略调入，直接影响到主存地址与Cache地址的对应关系，这也就是本小节要解决的主存与Cache的地址映射问题。主要有三种地址映射方式，分别为全相联映射、直接相联映射和组相联映射。1.全相联映射全相联映射是指主存中任一块都可以映射到 Cache中任一块的方式，也就是说，当主存中的一块需调入Cache时，可根据当时Cache的块占用或分配情况，选择一个块给主存块存储，所选的Cache块可以是Cache中的任意一块。例如，设Cache共有2C块，主存共有2M块，当主存的某一块j需调进Cache中时，它可以存入Cache的块0、块1、…、块i、…或块2C-1的任意一块上。如图4-28所示。缺广・|缺广・|图4-28全相联映射方式在全相联映射方式下，CPU的访主存地址为如下形式:其中，M为主存的块号，W为块内的字号。而CPU访Cache的地址形式为:

C其中，C为Cache的块号，W为块内的字号。主存地址到Cache地址的转换是通过查找一个由相联存储器实现的块表来完成的，其形成过程如图4-29示。MW■用地川J'J-M恥1・-1IZDMW■用地川J'J-M恥1・-1IZD佔胖C；K'he丿41图4-29全相联映射的地址转换当一个主存块调入Cache中时，会同时在一个存储主存块号和Cache块号映射表的相联存储器中进行登记。CPU访存时，首先，根据主存地址中的主存块号M在相联存储器中查找Cache块号，若找到，则本次访Cache命中，于是将对应的Cache块号取出，并送访Cache地址的块号C字段；紧接着将主存地址的块内字号W直接送Cache地址的块内字号W字段，从而形成一个访Cache的地址；最后根据该地址完成对Cache单元的访问.全相联映射方式的优点是Cache的空间利用率高，但缺点是相联存储器庞大，比较电路复杂，因此只适合于小容量的Cache之用。直接相联映射直接相联映射方式是指主存的某块j只能映射到满足如下特定关系的Cache块i中：i=jmod2C（4.2）

Cacb^剜块ICacb^剜块I2lU，N块图4-30直接相联映射方式上图中，主存的第0、2C、2C+1、…块只能映射到Cache的第0块，主存的第1、2C+1、2C+1+1、…块只能映射到Cache的第1块，……，主存的第2G1、2C+1-1、…2M1块只能映射到Cache的第2C-1块。在直接相联映射方式下，CPU的访主存地址为如下形式：TC其中，T为标志号，C为Cache的块号，W为块内的字号。在这里，原主存的块号M实际上被分成了两个字段：T和C,其中C用于指出主存的块可以映射的Cache的块。一般来讲，主存的块数是Cache的块数的整数倍，也就是说主存的块数2M和Cache的块数2C满足关系式：2M=n•2C在直接相联映射方式下，标志号T是随Cache的每个块一起存储的，其地址转换过程如图4-31所示。匸荷地it Cache图4-31直接相联映射的地址转换当一个主存块调入Cache中时，会同时将主存地址的T标志存入Cache块的标志字段中。当CPU送来一个访存地址时，首先，根据该主存地址的C字段找到Cache的相应块，然后将该块标志字段中存放的标志与主存地址的 T标志进行比较，若相符，说明主存的块目前已调入该Cache块中，则命中，于是使用主存地址的W字段访问该Cache块的相应字单元；若不相符，则未命中，于是使用主存地址直接访主存。直接相联映射方式的优点是比较电路最简单，但缺点是Cache块冲突率较高，从而降低了Cache的利用率。由于主存的每一块只能映射到Cache的一个特定块上，当主存的某块需调入Cache时，如果对应的Cache特定块已被占用，而Cache中的其它块即使空闲，主存的块也只能通过替换的方式调入特定块的位置， 不能放置到其它块的位置上。组相联映射以上两种方式各有优缺点，而且非常有趣的是，它们的优缺点正好相反，也就是说，对于全相联映射方式来说为优点的恰是直接相联映射方式的缺点， 而对于全相联映射方式来说为缺点的恰是直接相联映射方式的优点。那么，可否找到一种能较好地兼顾这两种方式的优点的映射方式呢？下面我们就来看看组相联映射方式在这种方式下，将Cache分成2u组，每组包含2v块。主存的块与Cache的组之间采用直接相联映射，而与组内的各块则采用全相联映射。 也就是说，主存的某块只能映射到Cache的特定组中的任意一块。主存的某块j与Cache的组k之间满足如下关系：k=jmod2u （4.3）设主存共有2sX2块（即M=s+u），则它们的映射关系如下图4-32示。抉*1i^2抉*1i^2cI如图4-32组相联映射方式图中，主存的块0、2u、2u+1、…、（2s-1）2u可以映射到Cache的第0组的任意

一块，主存的块1、2u+1、2u+1+1、…、（2s-1）2u+1可以映射到Cache的第1组的任意一块，……，主存的块2u-1、2u+1-1、…、2M-1可以映射到Cache的第2u-1组的任意一块。在组相联映射方式下，CPU的访主存地址和访Cache地址分别为如下形式：主存地址主存地址Cache地址其中，u为Cache的组号，v为组内的块号。Cache的块号C=u+v，而主存的块号M二s+uo也就是说，主存块地址的后u位指出了主存的这一块所能映射的Cache的组。与全相联映射方式类似的是，在组相联映射方式下，主存地址到 Cache地址的转换也是通过查找一个由相联存储器实现的块表来完成的，其形成过程如图4-33所示。讥i讥i图4-33组相联映射的地址转换当一个主存块调入Cache中时，会同时将其主存块地址的前s位写入一个由相联存储器实现的快表的对应Cache块项的s字段中。例如，设主存的某块调入Cache的第1组的第2块中，则在快表的组1第3项的s字段会登记下该主存块地址的前s位。CPU访存时，首先，根据主存地址中的主存块号中的u字段找到快表的相应组，然后将该组的所有项的前s位同时与主存地址的s字段作比较，若相符，则说明主存块在Cache中，于是将Cache中该项的v字段取出，作为Cache地址的v字段，而Cache地址的u、W字段直接由主存地址的u、W字段形成，最后形成一个完整的访Cache地址。当然，若比较结果是没有相符项，则未命中，由主存地址直接访主存。其实，全相联映射和直接相联映射可以看成是组相联映射的两个极端情况。 若u=0，v=C，则Cache只包含1组，此即全相联映射方式；若u=C，v=0，则组内的块数等于1，此即直接相联映射。在实际应用中，相联映射方式每组的块数一般取值较小，典型值为 2、4、8、16等，分别称为两路组相联、四路组相联等。这样一方面使得比较器的规模较小，实现较容易，例如两路组相联采用两路比较，四路组相联采用四路比较等；另一方面，Cache每组增加的可映射块数可有效减少冲突，提高Cache访问的命中率。2.操作数寻址P10-11成操作数的有效地址的方法称为操作数的寻址方式。由于大型机、小型机、微型机和单片机结构不同，从而形成了各种不同的操作数寻址方式。下面介绍一些比较典型又常用的操作数寻址方式。[2]隐含寻址这种类型的指令，不是明显地给出操作数的地址。而是在指令中隐含着操作数的地址。例如，单地址的指令格式，就不明显地在地址字段中指出第2操作数的地址，而是规定累加寄存器AC作为第2操作数地址。指令格式明显指出的仅是第1操作数的地址D。因此，累加寄存器AC对单地址指令格式来说是隐含地址。⑵如:DAA；立即寻址指令的地址字段指出的不是操作数的地址，而是操作数本身，这种寻址方式称为立即寻址。立即寻址方式的特点是指令执行时间很短，因为它不需要访问内存取数，从而节省了访问内存的时间。[2]如:MOVAX,5678H注意:立即数只能作为源操作数，不能作为目的操作数。直接寻址直接寻址是一种基本的寻址方法，其特点是:在指令格式的地址的字段中直接指出操作数在内存的地址。由于操作数的地址直接给出而不需要经过某种变换，所以称这种寻址方式为直接寻址方式。在指令中直接给出参与运算的操作数及运算结果所存放的主存地址，即在指令中直接给出有效地址[2]间接寻址间接寻址是相对直接寻址而言的，在间接寻址的情况下，指令地址字段中的形式地址不是操作数的真正地址，而是操作数地址的指示器，或者说此形式地址单元的内容才是操作数的有效地址。[2]寄存器寻址方式和寄存器间接寻址方式当操作数不放在内存中，而是放在 CPU的通用寄存器中时，可采用寄存器寻址方式。显然，此时指令中给出的操作数地址不是内存的地址单元号，而是通用寄存器的编号(可以是8位也可以是16位(AX，BX,CXDX)。指令结构中的RR型指令，就是采用寄存器寻址方式的例子。如： MOVDSAX寄存器间接寻址方式与寄存器寻址方式的区别在于: 指令格式中的寄存器内容不是操作数，而是操作数的地址，该地址指明的操作数在内存中。[2]相对寻址方式相对寻址是把程序计数器PC的内容加上指令格式中的形式地址D而形成操作数的有效地址。程序计数器的内容就是当前指令的地址。“相对”寻址，就是相对于当前的指令地址而言。采用相对寻址方式的好处是程序员无须用指令的绝对地址编程，因而所编程序可以放在内存的任何地方。 [2]指令格式：MOVAX，[BX+1200H]操作数物理地址PA=(DS/SS)*10H+EAEA=(BX/BP/SI/DI)+(6/8位偏移量Disp对于BX,SI,DI寄存器来说段寄存器默认为DS,对于SP来说，段寄存器默认为SS[3]基址寻址方式在基址寻址方式中将CPU中的基址寄存器的内容，加上变址寄存器的内容而形成操作数的有效地址。基址寻址的优点是可以扩大寻址能力，因为与形式地址相比，基址寄存器的位数可以设置得很长，从而可以在较大的存储空间中寻址。[2]变址寻址方式变址寻址方式与基址寻址方式计算有效地址的方法很相似，它把CPU中某个变址寄存器的内容与偏移量D相加来形成操作数有效地址。但使用变址寻址方式的目的不在于扩大寻址空间，而在于实现程序块的规律变化。为此，必须使变址寄存器的内容实现有规律的变化（如自增1、自减1、乘比例系数）而不改变指令本身，从而使有效地址按变址寄存器的内容实现有规律的变化。[2]块寻址方式块寻址方式经常用在输入输出指令中，以实现外存储器或外围设备同内存之间的数据块传送。块寻址方式在内存中还可用于数据块移动。[2]3.10设备与CPU间数据传输方式1、程序查询方式2、程序中断3、直接内存访问4、通道方式5、外围处理机方式数据传送控制方式有程序直接控制方式、中断控制方式、DMA方式和通道方式4种。程序直接控制方式就是由用户进程来直接控制内存或CPU和外围设备之间的数据传送。它的优点是控制简单，也不需要多少硬件支持。它的缺点是CPU和外围设备只能串行工作;设备之间只能串行工作,无法发现和处理由于设备或其他硬件所产生的错误。中断控制方式利用向CPU发送中断的方式控制外围设备和CPU之间的数据传送。它的优点是大大提高了CPU的利用率且能支持多道程序和设备的并行操作。它的缺点是由于数据缓冲寄存器比较小，如果中断次数较多，仍然占用了大量 CPU时间；在外围设备较多时，由于中断次数的急剧增加，可能造成CPU无法响应中断而出现中断丢失的现象；如果外围设备速度比较快，可能会出现 CPU来不及从数据缓冲寄存器中取走数据而丢失数据的情况。DMA方式是在外围设备和内存之间开辟直接的数据交换通路进行数据传送。它的优点是除了在数据块传送开始时需要CPU的启动指令，在整个数据块传送结束时需要发中断通知CPU进行中断处理之外，不需要CPU的频繁干涉。它的缺点是在外围设备越来越多的情况下，多个DMA控制器的同时使用，会引起内存地址的冲突并使得控制过程进一步复杂化。通道方式是使用通道来控制内存或CPU和外围设备之间的数据传送。通道是一个独立与CPU的专管输入／输出控制的机构，它控制设备与内存直接进行数据交换。它有自己的通道指令，这些指令受CPU启动，并在操作结束时向CPU发中断信号。该方式的优点是进一步减轻了CPU的工作负担，增加了计算机系统的并行工作程度。缺点是增加了额外的硬件，造价昂贵.端口是接口电路中能被CPU直接访问的寄存器的地址。4.I/O端口的编址方式可以分为统一编址与独立编址两种。统一编址方式是从存储器空间划出一部分地址空间给I/O设备，把I/O接口中的端口当作存储器单元一样进行访问，不设置专门的I/O指令，有一部分对存储器使用的指令也可用于端口。统一编址的情况是：优点：指令类型多、功能齐全，不仅使访问 I/O端口可实现输入/输出操作而且可对端口进行算数逻辑运算、移位等；另外能给端口较大的编址空间。缺点：端口占用了存储器的地址空间，使存储器容量减小，另外指令长度比专门I/O指令长，因而执行速度较慢。独立编址使接口中的端口地址单独编址而不和存储空间合在一起。独立编址的特点是：优点：I/O端口地址不占用存储空间；使用专门的I/O指令对端口进行操作，I/O指令短执行速度快；并且由于专门I/O指令与存储器访问指令有明显的区别，使程序中I/O操作合存储器操作层次清晰，程序的可读性强。缺点：指令少，只有输入与输出功能。5.总线的仲裁方式及各自的特点按照总线仲裁电路的位置不同，仲裁方式分为集中式仲裁和分布式仲裁两类:1.集中式总线仲裁的控制逻辑基本集中在一处，需要中央仲裁器，分为