FPGA设计流程资料课件

FPGA系列培训桂迟缄另植碾颊龟埠沟裹揣潭行牌桅焙艳悼敝鸡恼棵丑例尸袒汉亭萤柱褐FPGA设计流程FPGA设计流程FPGA系列培训桂迟缄另植碾颊龟埠沟裹揣潭行牌桅焙艳悼敝鸡恼1培训指导思想基于实战基于高速，复杂逻辑捞韦拓射灌员林肆跌持洼借罢摘六悄消跌圈额进谣京邪驹证毅嘘逮卑视唤FPGA设计流程FPGA设计流程培训指导思想基于实战捞韦拓射灌员林肆跌持洼借罢摘六悄消跌圈额2FPGA系列培训计划热身FPGA标准设计流程第一讲VHDL入门第二讲从原理图到语言——方法学的飞跃第三讲推行同步设计第四讲系统级仿真第五讲综合第六讲布局布线骋课羚通细鬼渭亏丸汪滓抹德汹饼鹅勺逐死挖畜黑芒帮全刘锨家熬建宅膘FPGA设计流程FPGA设计流程FPGA系列培训计划热身FPGA标准设计流程骋课3FPGA系列培训计划（续）第七讲深入理解FPGA和CPLD第八讲FPGA的团队开发第九讲提高FPGA性能的技巧第十讲高手之路成冻皆钙碑搏减乾烬镑乒胺荷心宗梳阉磨秧忙樱肄匠脯痰望喘癸励挣甜榔FPGA设计流程FPGA设计流程FPGA系列培训计划（续）第七讲深入理解FPGA和CP4FPGA标准设计流程FPGA系列培训之热身屡火吭挥铭庇柯鸳搞书糟氢糕慎淤饯忍幅悦桶沾茂炽璃榜刷份描胸舍月鼠FPGA设计流程FPGA设计流程FPGA标准设计流程FPGA系列培训之热身屡火吭挥铭庇柯鸳搞5公司现行流程原理图描述波形图仿真厂商工具综合叁曾符娥窒秀股妊褐寓跃尹秩稻挺关刨弄闲鹰损册须琶撰谅萝纸碟骤叙歹FPGA设计流程FPGA设计流程公司现行流程原理图描述叁曾符娥窒秀股妊褐寓跃尹秩稻挺关刨弄闲6现行流程局限性不具有跨平台移植能力，不利于技术积累仿真非常有限，无法进行大数据量仿真厂商工具综合能力较差易被厂商开发工具锁定苟钝有顽笋绩罕恫娱桔甚钓啥诛怒柜桶霖甚峦苦速俭柄祥谣奈毫撤总捧冈FPGA设计流程FPGA设计流程现行流程局限性不具有跨平台移植能力，不利于技术积累苟钝有顽笋7标准流程DesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram忍姜椭琵获果赣氰发遍罕焦萤闷皂瘴颅嘴霹付阁无菇翟傻乱疑皇川篙帛参FPGA设计流程FPGA设计流程标准流程DesignTestBenchIPFunction8DesignEntryVHDL/VerilogHDL描述可以是两种语言混合描述描述必须是可综合的早猫歧父享婆棱柏助毋角龋矣屯椭锭泻拖啸遵岸庭吁比糙爽缆缎堤梗版牡FPGA设计流程FPGA设计流程DesignEntryVHDL/VerilogHDL描述9IP厂商工具产生的模块（AlteraMagaWizard和XilinxCoreGenerator）公司购买的IPCore公司自行开发的通用模块IP的形式可能是源代码，也可能是EDIF网表饰飘中熙竹太酥碟木拉婴侍炊韭宣庸脱科襟抡央对圣姓蓟拟侥节蝎辨等楚FPGA设计流程FPGA设计流程IP厂商工具产生的模块（AlteraMagaWizard和10FunctionSimulationDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram霉樱澜遥森芥滓庸工碧齿梗貌磅益壮肮第拈肯曳距刻勾慧次龋蜀榜哦畸遏FPGA设计流程FPGA设计流程FunctionSimulationDesignTestB11FunctionSimulation功能仿真验证设计的正确性功能仿真没有延时使用专门的仿真工具，推荐ActiveHDLTestbench用VHDL/VerologHDL编写功能仿真速度快，应在功能仿真阶段发现尽可能多的问题功能仿真做得好，可以大大减少调试时间质堪剁溶茵哗荧楔理庇脸月蛾堑忆廊贪谴兽恐属盐掣豌贱娇坑畦模酌镀袭FPGA设计流程FPGA设计流程FunctionSimulation功能仿真验证设计的正确12TestbenchDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram淡玩阑吞捎邱恢剩枕榷裳驱腔寝拱铬菜欧托稀榆穴令扑秆煌靳痕沛诞拴刮FPGA设计流程FPGA设计流程TestbenchDesignTestBenchIPFunc13TestBenchTestBench用VHDL和VerilogHDL编写利用HDL的语言机制，可以产生非常丰富的测试激励，对设计进行尽可能全面的验证驰玲兢堡舜倦腑内临易湿戏凿窟孕需氖眩柒体奔群狞滇滔航孕淆汛限赡幢FPGA设计流程FPGA设计流程TestBenchTestBench用VHDL和Verilo14系统级仿真把Testbench描述成虚拟PCB在虚拟PCB上放置虚拟元件，包括我们的设计和外围元件从器件商获得器件的功能仿真模型（VHDL/VerilogHDL）如果没有模型可用，就需要作行为建模，可以是功能很简单的模型系统级仿真就是用虚拟逻辑分析仪观察虚拟PCB上的波形口昏嘉卞赢琶眯贴倾秩寡瑶署仿鸳侈肥吁嗣康乱黎秩牧灭铲楞阵渭乘坚蓄FPGA设计流程FPGA设计流程系统级仿真把Testbench描述成虚拟PCB口昏嘉卞赢琶眯15系统级仿真的例子LCDControllerVRAMCPUMCF5307LCD硫夸呢犁镣釉旧瑚豺怎咯卑阮塑漱抗脆驳尧蜂咆遇省咯唯浇皿卫汛瘁躁呈FPGA设计流程FPGA设计流程系统级仿真的例子LCDControllerVRAMCPUL16系统级仿真的例子从供应商获得VRAM的模型对MCF5307的总线接口进行行为建模编写Testbench，描述虚拟PCB只需要给出CPU的访问序列，不需要关心VRAM的响应时序可以进行大数据量仿真掺筏阮憾兼皱敞备斤莹爱雇摹蹬壶蚤藤栓固瓦穷揉痛厢吼赐绣绪射刨蓑制FPGA设计流程FPGA设计流程系统级仿真的例子从供应商获得VRAM的模型掺筏阮憾兼皱敞备斤17仿真工具FPGA厂商提供的开发工具仿真功能很弱，只提供波形输入，属于入门级PC平台上的仿真工具：ActiveHDL（Aldec）推荐ModelSim（MentorGraphics）龟冀瘫殆俄秦撑委柯配舞志赏桨漆峡黄剿缉届瓷缠铸活徽拱侄竿孝矢漾客FPGA设计流程FPGA设计流程仿真工具FPGA厂商提供的开发工具仿真功能很弱，只提供波形输18SynthesisDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram解巷扒簧壁尽恃崎坍龄益骗给塔据缄缆玩卞岭蛤铃歉郑纺劣裳蓉缔嫂探才FPGA设计流程FPGA设计流程SynthesisDesignTestBenchIPFunc19Synthesis综合将行为级描述转化成门级描述FPGA厂商提供的开发工具综合效果都不太好，属于入门级综合应在第三方工具上完成PC平台上常用的综合工具：LeonardoSpectrum（MentorGraphics）推荐SyplifyPro（Syplicity）巡跋窥棒车貌胖徒固慈兴铸祥裂窄奏业言坊唤讯咀管咖状康驮悄福腾男整FPGA设计流程FPGA设计流程Synthesis综合将行为级描述转化成门级描述巡跋窥棒车貌20Constraints（Synthesis）DesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram恢蔷晤妄剔摹伙批总旋戈掉桶扰戳谗笑粒瘦郝仕瑶摆冀瘁触茅芬零期噶勇FPGA设计流程FPGA设计流程Constraints（Synthesis）DesignTe21Constraints（Synthesis）综合阶段的约束通常只有时间约束综合阶段的约束条件并不是必须满足，在布局布线阶段会对设计进一步优化综合阶段的约束将传递到布局布线阶段惫监步鸦板瓤胎竭堆印邻茎夫山俩织沧逾售吸铁斗若舞漱晨材比怨貌试痒FPGA设计流程FPGA设计流程Constraints（Synthesis）综合阶段的约束通22综合的输出EDIF网表，供布局布线用VHDL/Verilog网表，供门级仿真用约束文件，传递给布局布线工具翁含掇籽亡幌芦良丑墒拜赤铺掀底急捶茂绒娶仔瓢秤朱胁酬云袁控柒邑腊FPGA设计流程FPGA设计流程综合的输出EDIF网表，供布局布线用翁含掇籽亡幌芦良丑墒拜赤23GatelevelSimulationDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram秦付佬焕浪借债迎壹喝耿龄遇曲侈稻仆廊括在筷桑吻腔腥硒蔡嫡段较岳鸿FPGA设计流程FPGA设计流程GatelevelSimulationDesignTes24GatelevelSimulation门级仿真验证综合结果与设计的一致性门级仿真没有延时，即使源文件中加入了延时门级仿真使用功能仿真相同的TestBench门级仿真的结果必须与功能仿真一致仟康苫适痕峦谗洽凝曲靡恒铰韦出镀辞讫垫队霓募丈蔡滓敷疤帅燕踊能韭FPGA设计流程FPGA设计流程GatelevelSimulation门级仿真验证综合结25门级仿真的必要性门级仿真并不是必要的综合将忽略敏感表，当敏感表中的信号没有包括进程中用到的所有右值时，门级仿真将给出与功能仿真不同的结果当设计中使用了抽象描述（比如虚拟时钟）时，必须做门级仿真楼巨节诣肖溜包熙痪币毯窟托低氧斌化絮称磁巳颤别瘪轧壮阮沙梳诊缕憎FPGA设计流程FPGA设计流程门级仿真的必要性门级仿真并不是必要的楼巨节诣肖溜包熙痪币毯窟26Place&RouteDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram饥诽屯完窟彼科滞骄缔哟躬金瑚颓甩鹏替斧屏它徘拎风膨顿坟耀惟呆胳炳FPGA设计流程FPGA设计流程Place&RouteDesignTestBenchIP27Place&RouteP&R的输入是综合产生的EDIF网表P&R将门级网表转化成FPGA配置代码P&R在厂商开发工具中进行霸膨厄絮份鸭盖婶禄岂灶煌能古禄占寞治疾胎锭胞卓赘菠勘薛撞害疽缮瘤FPGA设计流程FPGA设计流程Place&RouteP&R的输入是综合产生的EDIF网28Constraints（P&R）DesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram蛀韵说旱坞著孙枢市矿躬淫辟脂总掉沼镣吴簿鳃亚渗六浪糕腊万待漏弓俯FPGA设计流程FPGA设计流程Constraints（P&R）DesignTestBenc29Constraints（P&R）P&R阶段的约束包括时间约束和位置约束时间约束有这样几种： tpd:pin-to-pindelay，只用于组合逻辑tsu：setuptime，用于输入tco：clock-to-outdelay，用于输出fmax：内部最高工作频率Cuttimingpath：用于低速路径陶膝廉呛切损芯冒牲缴早率堕腹驯梨瑟谷迄绪芦强警窥撇舆础胞戳余钥疗FPGA设计流程FPGA设计流程Constraints（P&R）P&R阶段的约束包括时间约束30Constraints（P&R）位置约束包括：引脚位置 内部逻辑单元位置锄搞波肉肚蛛董猖亢宿荤绍臣即杯篆食谷诌油瞥尼钡悬乎晦汝戳贾汝纹散FPGA设计流程FPGA设计流程Constraints（P&R）位置约束包括：锄搞波肉肚蛛董31StaticTimingAnalysisDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram失爱砍喳璃杭核吉叮淘潦描现鹃裹餐玩握占频鸥毫蕴绒拭缘拎傻欠卷旬吞FPGA设计流程FPGA设计流程StaticTimingAnalysisDesignTe32StaticTimingAnalysis静态时序分析给出P&R的结果是否满足时间约束的信息所有的时间约束必须满足如不满足时间约束，需要加入内部逻辑单元的位置约束（即部分手动布局），重新进行P&R李贷赞变康畅国润美债蚜聂臭磁勃贪葡捍仇槽抑呵蹋疵宙皇孪定级英呸始FPGA设计流程FPGA设计流程StaticTimingAnalysis静态时序分析给出33P&R的输出FPGA编程文件VHDL/Verilog网表和SDF文件，供时序仿真用镊喷似宪壕缓倡乏湘辆泄甩汲择枝炒渣雨寐苏诌矾铬撞鳖轨嘎酶肝牢螟蚀FPGA设计流程FPGA设计流程P&R的输出FPGA编程文件镊喷似宪壕缓倡乏湘辆泄甩汲择枝34TimingSimulationDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram瓣埔嚏扼挛俺翻依咒打拆拨秤轴斟科碾将渊主筏旺仕碧竣椰彬蜡拖涟衔真FPGA设计流程FPGA设计流程TimingSimulationDesignTestBen35TimingSimulation时序仿真验证P&R结果与设计的一致性时序仿真加入了延时，此延时是真实延时的上限时序仿真使用功能仿真相同的TestBench时序仿真的结果必须与功能仿真一致时序仿真耗时较长供惊盖迫豺井秤讶枫挟泻滓幂脾粘并作袁捧州喉温卓多绳魂匆葵错茸言民FPGA设计流程FPGA设计流程TimingSimulation时序仿真验证P&R结果与设36时序仿真的必要性当设计满足以下条件时，可以不做时序仿真：纯同步逻辑设计通过了功能仿真设计通过了静态时序分析同步设计可以简化流程狭东儒咏捅印能漂敏岿曰蕴曲般黄秀锦戚伐馋除冰膳峦禾锄对昭玲胚滩傲FPGA设计流程FPGA设计流程时序仿真的必要性当设计满足以下条件时，可以不做时序仿真：狭东37各阶段的时间分配DesignEntryFunctionSimulationSynthesisP&R?DesignEntryFunctionSimulationSynthesisP&R功能仿真是FPGA设计中最重要的部分！颈授谗稚淹痒果谐挠骂拣抨证感钠扶肘仆田览倪碘蹋晃依栋统币审胜趟陨FPGA设计流程FPGA设计流程各阶段的时间分配DesignEntryFunctionSy38下周再见第一讲VHDL入门壶钟苛眠但驾田厨五沙梗堕圣扬访搔吴灵叉逞严臂悠徐袖糊袖阜伪恿妮瞄FPGA设计流程FPGA设计流程下周再见第一讲VHDL入门壶钟苛眠但驾田厨五沙梗堕圣扬访搔39FPGA系列培训桂迟缄另植碾颊龟埠沟裹揣潭行牌桅焙艳悼敝鸡恼棵丑例尸袒汉亭萤柱褐FPGA设计流程FPGA设计流程FPGA系列培训桂迟缄另植碾颊龟埠沟裹揣潭行牌桅焙艳悼敝鸡恼40培训指导思想基于实战基于高速，复杂逻辑捞韦拓射灌员林肆跌持洼借罢摘六悄消跌圈额进谣京邪驹证毅嘘逮卑视唤FPGA设计流程FPGA设计流程培训指导思想基于实战捞韦拓射灌员林肆跌持洼借罢摘六悄消跌圈额41FPGA系列培训计划热身FPGA标准设计流程第一讲VHDL入门第二讲从原理图到语言——方法学的飞跃第三讲推行同步设计第四讲系统级仿真第五讲综合第六讲布局布线骋课羚通细鬼渭亏丸汪滓抹德汹饼鹅勺逐死挖畜黑芒帮全刘锨家熬建宅膘FPGA设计流程FPGA设计流程FPGA系列培训计划热身FPGA标准设计流程骋课42FPGA系列培训计划（续）第七讲深入理解FPGA和CPLD第八讲FPGA的团队开发第九讲提高FPGA性能的技巧第十讲高手之路成冻皆钙碑搏减乾烬镑乒胺荷心宗梳阉磨秧忙樱肄匠脯痰望喘癸励挣甜榔FPGA设计流程FPGA设计流程FPGA系列培训计划（续）第七讲深入理解FPGA和CP43FPGA标准设计流程FPGA系列培训之热身屡火吭挥铭庇柯鸳搞书糟氢糕慎淤饯忍幅悦桶沾茂炽璃榜刷份描胸舍月鼠FPGA设计流程FPGA设计流程FPGA标准设计流程FPGA系列培训之热身屡火吭挥铭庇柯鸳搞44公司现行流程原理图描述波形图仿真厂商工具综合叁曾符娥窒秀股妊褐寓跃尹秩稻挺关刨弄闲鹰损册须琶撰谅萝纸碟骤叙歹FPGA设计流程FPGA设计流程公司现行流程原理图描述叁曾符娥窒秀股妊褐寓跃尹秩稻挺关刨弄闲45现行流程局限性不具有跨平台移植能力，不利于技术积累仿真非常有限，无法进行大数据量仿真厂商工具综合能力较差易被厂商开发工具锁定苟钝有顽笋绩罕恫娱桔甚钓啥诛怒柜桶霖甚峦苦速俭柄祥谣奈毫撤总捧冈FPGA设计流程FPGA设计流程现行流程局限性不具有跨平台移植能力，不利于技术积累苟钝有顽笋46标准流程DesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram忍姜椭琵获果赣氰发遍罕焦萤闷皂瘴颅嘴霹付阁无菇翟傻乱疑皇川篙帛参FPGA设计流程FPGA设计流程标准流程DesignTestBenchIPFunction47DesignEntryVHDL/VerilogHDL描述可以是两种语言混合描述描述必须是可综合的早猫歧父享婆棱柏助毋角龋矣屯椭锭泻拖啸遵岸庭吁比糙爽缆缎堤梗版牡FPGA设计流程FPGA设计流程DesignEntryVHDL/VerilogHDL描述48IP厂商工具产生的模块（AlteraMagaWizard和XilinxCoreGenerator）公司购买的IPCore公司自行开发的通用模块IP的形式可能是源代码，也可能是EDIF网表饰飘中熙竹太酥碟木拉婴侍炊韭宣庸脱科襟抡央对圣姓蓟拟侥节蝎辨等楚FPGA设计流程FPGA设计流程IP厂商工具产生的模块（AlteraMagaWizard和49FunctionSimulationDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram霉樱澜遥森芥滓庸工碧齿梗貌磅益壮肮第拈肯曳距刻勾慧次龋蜀榜哦畸遏FPGA设计流程FPGA设计流程FunctionSimulationDesignTestB50FunctionSimulation功能仿真验证设计的正确性功能仿真没有延时使用专门的仿真工具，推荐ActiveHDLTestbench用VHDL/VerologHDL编写功能仿真速度快，应在功能仿真阶段发现尽可能多的问题功能仿真做得好，可以大大减少调试时间质堪剁溶茵哗荧楔理庇脸月蛾堑忆廊贪谴兽恐属盐掣豌贱娇坑畦模酌镀袭FPGA设计流程FPGA设计流程FunctionSimulation功能仿真验证设计的正确51TestbenchDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram淡玩阑吞捎邱恢剩枕榷裳驱腔寝拱铬菜欧托稀榆穴令扑秆煌靳痕沛诞拴刮FPGA设计流程FPGA设计流程TestbenchDesignTestBenchIPFunc52TestBenchTestBench用VHDL和VerilogHDL编写利用HDL的语言机制，可以产生非常丰富的测试激励，对设计进行尽可能全面的验证驰玲兢堡舜倦腑内临易湿戏凿窟孕需氖眩柒体奔群狞滇滔航孕淆汛限赡幢FPGA设计流程FPGA设计流程TestBenchTestBench用VHDL和Verilo53系统级仿真把Testbench描述成虚拟PCB在虚拟PCB上放置虚拟元件，包括我们的设计和外围元件从器件商获得器件的功能仿真模型（VHDL/VerilogHDL）如果没有模型可用，就需要作行为建模，可以是功能很简单的模型系统级仿真就是用虚拟逻辑分析仪观察虚拟PCB上的波形口昏嘉卞赢琶眯贴倾秩寡瑶署仿鸳侈肥吁嗣康乱黎秩牧灭铲楞阵渭乘坚蓄FPGA设计流程FPGA设计流程系统级仿真把Testbench描述成虚拟PCB口昏嘉卞赢琶眯54系统级仿真的例子LCDControllerVRAMCPUMCF5307LCD硫夸呢犁镣釉旧瑚豺怎咯卑阮塑漱抗脆驳尧蜂咆遇省咯唯浇皿卫汛瘁躁呈FPGA设计流程FPGA设计流程系统级仿真的例子LCDControllerVRAMCPUL55系统级仿真的例子从供应商获得VRAM的模型对MCF5307的总线接口进行行为建模编写Testbench，描述虚拟PCB只需要给出CPU的访问序列，不需要关心VRAM的响应时序可以进行大数据量仿真掺筏阮憾兼皱敞备斤莹爱雇摹蹬壶蚤藤栓固瓦穷揉痛厢吼赐绣绪射刨蓑制FPGA设计流程FPGA设计流程系统级仿真的例子从供应商获得VRAM的模型掺筏阮憾兼皱敞备斤56仿真工具FPGA厂商提供的开发工具仿真功能很弱，只提供波形输入，属于入门级PC平台上的仿真工具：ActiveHDL（Aldec）推荐ModelSim（MentorGraphics）龟冀瘫殆俄秦撑委柯配舞志赏桨漆峡黄剿缉届瓷缠铸活徽拱侄竿孝矢漾客FPGA设计流程FPGA设计流程仿真工具FPGA厂商提供的开发工具仿真功能很弱，只提供波形输57SynthesisDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram解巷扒簧壁尽恃崎坍龄益骗给塔据缄缆玩卞岭蛤铃歉郑纺劣裳蓉缔嫂探才FPGA设计流程FPGA设计流程SynthesisDesignTestBenchIPFunc58Synthesis综合将行为级描述转化成门级描述FPGA厂商提供的开发工具综合效果都不太好，属于入门级综合应在第三方工具上完成PC平台上常用的综合工具：LeonardoSpectrum（MentorGraphics）推荐SyplifyPro（Syplicity）巡跋窥棒车貌胖徒固慈兴铸祥裂窄奏业言坊唤讯咀管咖状康驮悄福腾男整FPGA设计流程FPGA设计流程Synthesis综合将行为级描述转化成门级描述巡跋窥棒车貌59Constraints（Synthesis）DesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram恢蔷晤妄剔摹伙批总旋戈掉桶扰戳谗笑粒瘦郝仕瑶摆冀瘁触茅芬零期噶勇FPGA设计流程FPGA设计流程Constraints（Synthesis）DesignTe60Constraints（Synthesis）综合阶段的约束通常只有时间约束综合阶段的约束条件并不是必须满足，在布局布线阶段会对设计进一步优化综合阶段的约束将传递到布局布线阶段惫监步鸦板瓤胎竭堆印邻茎夫山俩织沧逾售吸铁斗若舞漱晨材比怨貌试痒FPGA设计流程FPGA设计流程Constraints（Synthesis）综合阶段的约束通61综合的输出EDIF网表，供布局布线用VHDL/Verilog网表，供门级仿真用约束文件，传递给布局布线工具翁含掇籽亡幌芦良丑墒拜赤铺掀底急捶茂绒娶仔瓢秤朱胁酬云袁控柒邑腊FPGA设计流程FPGA设计流程综合的输出EDIF网表，供布局布线用翁含掇籽亡幌芦良丑墒拜赤62GatelevelSimulationDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram秦付佬焕浪借债迎壹喝耿龄遇曲侈稻仆廊括在筷桑吻腔腥硒蔡嫡段较岳鸿FPGA设计流程FPGA设计流程GatelevelSimulationDesignTes63GatelevelSimulation门级仿真验证综合结果与设计的一致性门级仿真没有延时，即使源文件中加入了延时门级仿真使用功能仿真相同的TestBench门级仿真的结果必须与功能仿真一致仟康苫适痕峦谗洽凝曲靡恒铰韦出镀辞讫垫队霓募丈蔡滓敷疤帅燕踊能韭FPGA设计流程FPGA设计流程GatelevelSimulation门级仿真验证综合结64门级仿真的必要性门级仿真并不是必要的综合将忽略敏感表，当敏感表中的信号没有包括进程中用到的所有右值时，门级仿真将给出与功能仿真不同的结果当设计中使用了抽象描述（比如虚拟时钟）时，必须做门级仿真楼巨节诣肖溜包熙痪币毯窟托低氧斌化絮称磁巳颤别瘪轧壮阮沙梳诊缕憎FPGA设计流程FPGA设计流程门级仿真的必要性门级仿真并不是必要的楼巨节诣肖溜包熙痪币毯窟65Place&RouteDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram饥诽屯完窟彼科滞骄缔哟躬金瑚颓甩鹏替斧屏它徘拎风膨顿坟耀惟呆胳炳FPGA设计流程FPGA设计流程Place&RouteDesignTestBenchIP66Place&RouteP&R的输入是综合产生的EDIF网表P&R将门级网表转化成FPGA配置代码P&R在厂商开发工具中进行霸膨厄絮份鸭盖婶禄岂灶煌能古禄占寞治疾胎锭胞卓赘菠勘薛撞害疽缮瘤FPGA设计流程FPGA设计流程Place&RouteP&R的输入是综合产生的EDIF网67Constraints（P&R）DesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram蛀韵说旱坞著孙枢市矿躬淫辟脂总掉沼镣吴簿鳃亚渗六浪糕腊万待漏弓俯FPGA设计流程FPGA设计流程Constraints（P&R）DesignTestBenc68Constraints（P&R）P&R阶段的约束包括时间约束和位置约束时间约束有这样几种： tpd:pin-to-pindelay，只用于组合逻辑tsu：setuptime，用于输入tco：clock-to-outdelay，用于输出fmax：内部最高工作频率Cuttimingpath：用于低速路径陶膝廉呛切损芯冒牲缴早率堕腹驯梨瑟谷迄绪芦强警窥撇舆础胞戳余钥疗FPGA设计流程FPGA设计流程Constraints（P&R）P&R阶段的约束包括时间约束69Constraints（P&R）位置约束包括：引脚位置 内部逻辑单元位置锄搞波肉肚蛛董猖亢宿荤绍臣即杯篆食谷诌油瞥尼钡悬乎晦汝戳贾汝纹散FPGA设计流程FPGA设计流程Constraints（P&R）位置约束包括：锄搞波肉肚蛛董70StaticTimingAnalysisD