第9章S3C44B0-2410硬件结构与关键技术分析课件

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《ARM嵌入式系统结构与编程》，邱铁编著，清华大学出版社，2009,3ARM嵌入式系统结构与编程配套教材：ARM嵌入式系统结构与编程第9章S3C44B0/S3C2410硬件结构

与关键技术分析S3C44B0是基于ARM7TDMI架构的，S3C2410是基于ARM920T架构的。当前，这两款芯片在嵌入式开发领域广泛应用。本章主要介绍S3C44B0和S3C2410的硬件资源和整体架构，对其存储控制器、NANDFlash控制原理、时钟电源管理、通用I/O接口和中断控制器作了详细介绍，并通过一定的实例来加深读者对关键技术的理解。第9章S3C44B0/S3C2410硬件结构

与关键技术分析内容提要9．1 处理器简介9．2 S3C44B0/S3C2410存储控制器9．3 S3C2410NANDFlash控制器9．4S3C44B0/S3C2410时钟电源管理9．5S3C44B0/S3C2410通用I/O端口9．6S3C44B0/S3C2410中断机制内容提要9．1 处理器简介9．4S3C44B0/S3C2410时钟电源管理S3C44B0的电源管理有五种模式：正常模式，低速模式，空闲模式，停止模式和LCD的SL空闲模式。S3C2410的电源管理模块有四种活动模式：正常模式，低速模式，休眠模式和断电模式。9．4S3C44B0/S3C2410时钟电源管理S3C49．4．1S3C44B0/S3C2410时钟管理1．时钟结构：S3C44B0的时钟发生器模块9．4．1S3C44B0/S3C2410时钟管理1．时S3C2410的时钟发生器模块见教材《ARM嵌入式系统结构与编程》第241页9-20S3C2410的时钟发生器模块2．时钟源的选择：控制模式引脚（OM3和OM2）与S3C44B0/S3C2410时钟源选择的结合关系如表9-18所示。OM[3:2]状态通过查阅OM3和OM2引脚在nRESET上升沿时的值内部锁存的。2．时钟源的选择：第9章S3C44B0_2410硬件结构与关键技术分析课件3．PLL（锁相环）内置时钟发生器的S3C44B0PLL/S3C2410MPLL是一个以频率与相位输入信号的基准的同步输出信号的电路。3．PLL（锁相环）4．上电复位：晶振开始振荡数毫秒后，当S3C44B0OSC（S3C2410:XTlpll）时钟稳定后nRESET得到释放，PLL开始根据默认的PLL配置进行运作。PLL在上电复位后变得不稳定，所以Fin代替Fpllo（S3C2410:Mpll）在S/W（S3C2410:软件）更新PLLCON的配置前直接反馈到Fout。用户在复位后想使用PLLCON寄存器的默认值，也需要通过S/W（S3C2410:软件）写入相同的值给PLLCON寄存器。4．上电复位：上电复位时钟锁定上电复位时钟锁定在正常模式下的操作，如果用户希望通过写PMS值的方法改变频率，PLL锁定时间会自动写入。在锁定时间里，时钟不支持内部模块。在正常模式下的操作，如果用户希望通过写PMS值的方法改变频率9．4．2S3C44B0/S3C2410电源管理S3C44B0/S3C2410电源管理模块通过控制系统时钟，实现减少系统的电源功耗。S3C44B0的方法与PLL，时钟控制逻辑，外设时钟控制以及唤醒信号相关。9．4．2S3C44B0/S3C2410电源管理S3C4第9章S3C44B0_2410硬件结构与关键技术分析课件S3C44B0电源管理状态机S3C44B0电源管理状态机S3C2410电源管理状态机S3C2410电源管理状态机9．4．3S3C44B0/S3C2410时钟与电源管理专用寄存器锁时计数寄存器LOCKTIME、PLL配置寄存器、时钟控制寄存器（CLKCON）、低速时钟控制寄存器（CLKSLOW）详细描述信息见教材《ARM嵌入式系统结构与编程》第246-250页9．4．3S3C44B0/S3C2410时钟与电源管理专9．5S3C44B0/S3C2410通用I/O端口S3C44B0有71个多功能输入/输出引脚。有如下7个端口：两个9位输入/输出端口（端口E和F）两个8位输入/输出端口（端口D和G）一个16位输入/输出端口（端口C）一个10位输入/输出端口（端口A）一个11位输入/输出端口（端口B）9．5S3C44B0/S3C2410通用I/O端口SS3C2410有117个多功能输入/输出引脚。有如下8个端口：端口A（GPA）：23位输出端口端口B（GPB）：11位输入/输出端口端口C（GPC）：16位输入/输出端口端口D（GPD）：16位输入/输出端口端口E（GPE）：16位输入/输出端口端口F（GPF）：8位输入/输出端口端口G（GPG）：16位输入/输出端口端口H（GPH）：11位输入/输出端口S3C2410有117个多功能输入/输出引脚。有如下8个端口9．5．1端口控制描述1．端口配置寄存器在S3C44B0和S3C2410中，大多数引脚是复合式的。所以，需要决定每个引脚所选择的功能。端口控制寄存器决定每个引脚的功能。在S3C44B0中，如果PG0-PG7用于在掉电模式下的唤醒信号，这些端口需要配置成中断模式。在S3C2410中，如果GPF0-GPF7和GPG0-GPG7用于断电模式下的唤醒信号，这些端口必须配置能中断模式。9．5．1端口控制描述1．端口配置寄存器2．端口数据寄存器如果这些端口被配置成输出端口，数据可以从相应的位被写入。如果端口被配置成输入端口，数据可以从相应的位读出。2．端口数据寄存器3．端口上拉寄存器端口上拉寄存器控制每个端口组的上拉电阻使能/禁止。当相应的位置0，引脚的上拉电阻被使能。为1时，上拉电阻被禁止。3．端口上拉寄存器4．外部中断控制寄存器S3C44B0的8个外部中断与S3C2410的24个外部中断通过多种信号方法被请求。4．外部中断控制寄存器9．5．2端口控制寄存器1．S3C44B0端口寄存器（1）端口A寄存器（PCONA,PDATA）9．5．2端口控制寄存器1．S3C44B0端口寄存器第9章S3C44B0_2410硬件结构与关键技术分析课件第9章S3C44B0_2410硬件结构与关键技术分析课件端口C控制寄存器（PCONC,PDATC,PUPC）端口C控制寄存器（PCONC,PDATC,PUPC）第9章S3C44B0_2410硬件结构与关键技术分析课件第9章S3C44B0_2410硬件结构与关键技术分析课件专用上拉电阻控制寄存器（SPUCR）在停止/SL空闲模式，数据总线（D[31:0]或者D[15:0]）在高阻态。但是，因为IO引脚的特性，数据总线上拉电阻被启用，以减少在停止/SL空闲模式上的电源消耗。D[31:16]引脚上拉电阻可以被PUPC寄存器控制。D[15:0]引脚上拉电阻可以通过SPUCR寄存器进行控制。在停止模式，存储器控制信号可以被选为高阻态或原状态，以防止通过设置SPUCR寄存器的HZ@STOP域而导致存储器故障。专用上拉电阻控制寄存器（SPUCR）第9章S3C44B0_2410硬件结构与关键技术分析课件外部中断控制寄存器(EXTINT)外部中断控制寄存器(EXTINT)第9章S3C44B0_2410硬件结构与关键技术分析课件外部中断挂起寄存器（EXINTPND）外部中断请求（4，5，6，7）是‘或’关系，提供一个中断信号给中断控制器。ENIT4,ENIT5,ENIT6和ENIT7在中断控制器中共享相同的中断请求线（EINT4/5/6/7）。外部中断挂起寄存器（EXINTPND）第9章S3C44B0_2410硬件结构与关键技术分析课件2.S3C2410端口寄存器端口B寄存器（GPBCON,GPBDAT,GPBUP）2.S3C2410端口寄存器第9章S3C44B0_2410硬件结构与关键技术分析课件第9章S3C44B0_2410硬件结构与关键技术分析课件S3C44B0和S3C2410其它端口寄存器详细信息见教材《ARM嵌入式系统结构与编程》第九章的9.5.2节的说明S3C44B0和S3C2410其它端口寄存器详细信息见教材《9．5．3通用I/O接口设计实例LED与蜂鸣器接口电路S3C44B0的端口A的第0、1、2、3管脚分别与LED相连，端口E的第0管脚用来控制蜂鸣器。9．5．3通用I/O接口设计实例LED与蜂鸣器接口电路第9章S3C44B0_2410硬件结构与关键技术分析课件控制编程实现根据LED的硬件电路图，实现LED的循环闪烁：{LED1亮延时，LED4灭}->{LED2亮延时，LED1灭}->{LED3亮延时，LED2灭}->{LED4亮延时，LED3灭}->{蜂鸣器开延时，蜂鸣器关}，如此无限循环，实现LED霓虹灯式的循环闪烁。控制编程实现9.6S3C44B0/S3C2410中断机制中断是CPU在程序运行过程中，被内部或外部的事件所打断，转去执行一段预先安排好的中断服务程序，中断服务程序执行完毕后，又返回原来的断点，继续执行原来的程序。S3C44B0/S3C2410内部集成了中断控制器，能够管理多个中断源。9.6S3C44B0/S3C2410中断机制中断是CPU在9．6．1S3C44B0中断控制器1.中断源

S3C44B0中断控制器可以管理30个中断源9．6．1S3C44B0中断控制器1.中断源第9章S3C44B0_2410硬件结构与关键技术分析课件2.中断优先级产生模块2.中断优先级产生模块第9章S3C44B0_2410硬件结构与关键技术分析课件非向量中断方式中断源产生中断后，从0x18处取指执行向量中断方式中断源产生中断后，跳转到0x18处，但由处理器识别中断后自动填充总线，并忽略0x18处指令，执行总线上新的指令0x18中断服务入口0x18中断服务入口S3C44B0向量中断与非向量中断非向量中断方式0x18中断服务入口0x18中断服务入口S3C启动---中断响应IRQs中断非向量中断INTCONV=1向量中断INTCONV=0中断服务入口地址表地址映射中断控制器读取I_ISPR寄存器计算偏移(R8)26个中断源EINT0/1/2……PowerDownEINT0/1/2……PowerDown启动---中断响应IRQs中断非向量中断向量中断中断服9．6．2S3C2410中断控制器S3C2410提供56个中断源，如表9-50所示。当中断源提出中断服务请求后，中断控制器经过仲裁之后再请求ARM920T核的FIQ或IRQ中断。9．6．2S3C2410中断控制器S3C2410提供56个第9章S3C44B0_2410硬件结构与关键技术分析课件S3C2410中断优先级仲裁模块S3C2410中断优先级仲裁模块9．6．3S3C44B0/S3C2410中断控制特殊功能寄存器使用S3C44B0/S3C2410中断控制时,要能够完成这些功能的寄存器主要有中断控制寄存器、中断源挂起寄存器、中断模式寄存器、中断屏蔽寄存器、中断优先级寄存器、中断挂起寄存器进行初始化。9．6．3S3C44B0/S3C2410中断控制特殊功能S3C44B0的中断控制寄存器INTCONS3C44B0的中断控制寄存器INTCON中断挂起寄存器INTPND中断挂起寄存器INTPND如表9-52所示，每一个中断源对应着一位。只有未被屏蔽且具有最高优先级、在源挂起寄存器中等待处理的中断请求，其对应的中断挂起位被置1。S3C44B0在中断服务程序中必须加入对I_ISPC和F_ISPC写1的操作来清除挂起条件，准备接收下一次中断。S3C2410在中断服务程序中可以直接对INTPND进行清除操作中断挂起寄存器INTPND中断模式寄存器INTMODARM处理器的中断模式有两种：IRQ模式和FIQ模式。中断模式寄存器INTMOD如表9-53所示，每一个中断源对应着一位。当中断源的模式位设置为0时，中断会按IRQ模式来处理；当模式位设置为1时，对应的中断会按FIQ模式来处理。中断模式寄存器INTMOD中断屏蔽寄存器INTMSK在中断屏蔽寄存器INTMSK中，除了全局屏蔽位外，每一个中断源对应着一位，如教材表9-54所示。如果某位设置为1，则该位所对应的中断请求不会被处理；如果某位设置为0，则该位所对应的中断请求才会被处理。如果全局屏蔽位被设置为1，则所有的中断请求都不会被处理理。中断屏蔽寄存器INTMSKS3C44B0向量模式相关寄存器对S3C44B0中的优先级产生模块的设置通过对寄存器I_PSLV、I_PMST、I_CSLV、C_CMST的设置来完成。如果几个中断源同时发出中断请求，则可通过读I_IPSR寄存器可获知前具有最高优先级的中断源。IRQ向量模式相关寄存器位信息见教材《ARM嵌入式系统结构与编程》表9-55所示。S3C44B0向量模式相关寄存器S3C2410中断偏移寄存器INTOFFSETS3C2410中断偏移寄存器INTOFFSET的值代表了中断源号，即在IRQ模式下，INTPND寄存器中某位置1，则INTOFFSET寄存器中的值是其对应中断源的偏移量。该寄存器是只读的，可以通过清除SRCPND寄存器和INTPND寄存器的挂起位来自动清除。详细信息教材《ARM嵌入式系统结构与编程》第293页表9-57S3C2410中断偏移寄存器INTOFFSETS3C2410源挂起寄存器SRCPND、SUBSRCPNDS3C2410源挂起寄存器SRCPND由32位组成，每一个中断请求信号对应着其中的一位。中断源请求中断服务时，其所对应的位就被置1。SRCPND记录了哪些中断源发出了中断请求。子源挂起寄存器SUBSRCPND用于共用中断请求信号的中断控制。SRCPND、SUBSRCPND各位信息见教材第294页表9-58、表9-59。S3C2410源挂起寄存器SRCPND、SUBSRCPNDS3C2410中断优先级寄存器PRIORITYS3C2410中断优先级寄存器PRIORITY只在IRQ模式下起作用，中断源的优先级由2位的ARB_SEL和1位的ARB_MODE的不同设定值来决定。PRIORITY寄存器的各位信息见教材《ARM嵌入式系统结构与编程》第296页表9-60。S3C2410中断优先级寄存器PRIORITY9．6．3S3C44B0/S3C2410中断控制器设计实例中断接口设计9．6．3S3C44B0/S3C2410中断控制器设计思考与练习题三星公司两款流行的ARM处理器芯片S3C44B0和S3C2410各是基于什么结构架构的，S3C2410与S3C44B0相比较具有哪些优势？思考与练习题三星公司两款流行的ARM处理器芯片S3C44B0LED与蜂鸣器控制电路原理如图9-32所示，S3C44B0的端口G的第4、5、6、7管脚分别与LED相连，端口A的第0管脚用来控制蜂鸣器。LED与蜂鸣器控制电路原理如图9-32所示，S3C44B0的第9章S3C44B0_2410硬件结构与关键技术分析课件要求：根据电路图，实现用LED的亮灭作为二制编码，模拟16进制计数。（例如，0的编码为0000：全灭，1的编码为0001：LED4灭/LED3灭/LED2灭/LED2亮，……，15的编码为1111：全亮）要求：根据电路图，实现用LED的亮灭作为二制编码，模拟16进第9章S3C44B0/S3C2410硬件结构

与关键技术分析TheEnd第9章S3C44B0/S3C2410硬件结构

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《ARM嵌入式系统结构与编程》，邱铁编著，清华大学出版社，2009,3ARM嵌入式系统结构与编程配套教材：ARM嵌入式系统结构与编程第9章S3C44B0/S3C2410硬件结构

与关键技术分析S3C44B0是基于ARM7TDMI架构的，S3C2410是基于ARM920T架构的。当前，这两款芯片在嵌入式开发领域广泛应用。本章主要介绍S3C44B0和S3C2410的硬件资源和整体架构，对其存储控制器、NANDFlash控制原理、时钟电源管理、通用I/O接口和中断控制器作了详细介绍，并通过一定的实例来加深读者对关键技术的理解。第9章S3C44B0/S3C2410硬件结构

与关键技术分析内容提要9．1 处理器简介9．2 S3C44B0/S3C2410存储控制器9．3 S3C2410NANDFlash控制器9．4S3C44B0/S3C2410时钟电源管理9．5S3C44B0/S3C2410通用I/O端口9．6S3C44B0/S3C2410中断机制内容提要9．1 处理器简介9．4S3C44B0/S3C2410时钟电源管理S3C44B0的电源管理有五种模式：正常模式，低速模式，空闲模式，停止模式和LCD的SL空闲模式。S3C2410的电源管理模块有四种活动模式：正常模式，低速模式，休眠模式和断电模式。9．4S3C44B0/S3C2410时钟电源管理S3C49．4．1S3C44B0/S3C2410时钟管理1．时钟结构：S3C44B0的时钟发生器模块9．4．1S3C44B0/S3C2410时钟管理1．时S3C2410的时钟发生器模块见教材《ARM嵌入式系统结构与编程》第241页9-20S3C2410的时钟发生器模块2．时钟源的选择：控制模式引脚（OM3和OM2）与S3C44B0/S3C2410时钟源选择的结合关系如表9-18所示。OM[3:2]状态通过查阅OM3和OM2引脚在nRESET上升沿时的值内部锁存的。2．时钟源的选择：第9章S3C44B0_2410硬件结构与关键技术分析课件3．PLL（锁相环）内置时钟发生器的S3C44B0PLL/S3C2410MPLL是一个以频率与相位输入信号的基准的同步输出信号的电路。3．PLL（锁相环）4．上电复位：晶振开始振荡数毫秒后，当S3C44B0OSC（S3C2410:XTlpll）时钟稳定后nRESET得到释放，PLL开始根据默认的PLL配置进行运作。PLL在上电复位后变得不稳定，所以Fin代替Fpllo（S3C2410:Mpll）在S/W（S3C2410:软件）更新PLLCON的配置前直接反馈到Fout。用户在复位后想使用PLLCON寄存器的默认值，也需要通过S/W（S3C2410:软件）写入相同的值给PLLCON寄存器。4．上电复位：上电复位时钟锁定上电复位时钟锁定在正常模式下的操作，如果用户希望通过写PMS值的方法改变频率，PLL锁定时间会自动写入。在锁定时间里，时钟不支持内部模块。在正常模式下的操作，如果用户希望通过写PMS值的方法改变频率9．4．2S3C44B0/S3C2410电源管理S3C44B0/S3C2410电源管理模块通过控制系统时钟，实现减少系统的电源功耗。S3C44B0的方法与PLL，时钟控制逻辑，外设时钟控制以及唤醒信号相关。9．4．2S3C44B0/S3C2410电源管理S3C4第9章S3C44B0_2410硬件结构与关键技术分析课件S3C44B0电源管理状态机S3C44B0电源管理状态机S3C2410电源管理状态机S3C2410电源管理状态机9．4．3S3C44B0/S3C2410时钟与电源管理专用寄存器锁时计数寄存器LOCKTIME、PLL配置寄存器、时钟控制寄存器（CLKCON）、低速时钟控制寄存器（CLKSLOW）详细描述信息见教材《ARM嵌入式系统结构与编程》第246-250页9．4．3S3C44B0/S3C2410时钟与电源管理专9．5S3C44B0/S3C2410通用I/O端口S3C44B0有71个多功能输入/输出引脚。有如下7个端口：两个9位输入/输出端口（端口E和F）两个8位输入/输出端口（端口D和G）一个16位输入/输出端口（端口C）一个10位输入/输出端口（端口A）一个11位输入/输出端口（端口B）9．5S3C44B0/S3C2410通用I/O端口SS3C2410有117个多功能输入/输出引脚。有如下8个端口：端口A（GPA）：23位输出端口端口B（GPB）：11位输入/输出端口端口C（GPC）：16位输入/输出端口端口D（GPD）：16位输入/输出端口端口E（GPE）：16位输入/输出端口端口F（GPF）：8位输入/输出端口端口G（GPG）：16位输入/输出端口端口H（GPH）：11位输入/输出端口S3C2410有117个多功能输入/输出引脚。有如下8个端口9．5．1端口控制描述1．端口配置寄存器在S3C44B0和S3C2410中，大多数引脚是复合式的。所以，需要决定每个引脚所选择的功能。端口控制寄存器决定每个引脚的功能。在S3C44B0中，如果PG0-PG7用于在掉电模式下的唤醒信号，这些端口需要配置成中断模式。在S3C2410中，如果GPF0-GPF7和GPG0-GPG7用于断电模式下的唤醒信号，这些端口必须配置能中断模式。9．5．1端口控制描述1．端口配置寄存器2．端口数据寄存器如果这些端口被配置成输出端口，数据可以从相应的位被写入。如果端口被配置成输入端口，数据可以从相应的位读出。2．端口数据寄存器3．端口上拉寄存器端口上拉寄存器控制每个端口组的上拉电阻使能/禁止。当相应的位置0，引脚的上拉电阻被使能。为1时，上拉电阻被禁止。3．端口上拉寄存器4．外部中断控制寄存器S3C44B0的8个外部中断与S3C2410的24个外部中断通过多种信号方法被请求。4．外部中断控制寄存器9．5．2端口控制寄存器1．S3C44B0端口寄存器（1）端口A寄存器（PCONA,PDATA）9．5．2端口控制寄存器1．S3C44B0端口寄存器第9章S3C44B0_2410硬件结构与关键技术分析课件第9章S3C44B0_2410硬件结构与关键技术分析课件端口C控制寄存器（PCONC,PDATC,PUPC）端口C控制寄存器（PCONC,PDATC,PUPC）第9章S3C44B0_2410硬件结构与关键技术分析课件第9章S3C44B0_2410硬件结构与关键技术分析课件专用上拉电阻控制寄存器（SPUCR）在停止/SL空闲模式，数据总线（D[31:0]或者D[15:0]）在高阻态。但是，因为IO引脚的特性，数据总线上拉电阻被启用，以减少在停止/SL空闲模式上的电源消耗。D[31:16]引脚上拉电阻可以被PUPC寄存器控制。D[15:0]引脚上拉电阻可以通过SPUCR寄存器进行控制。在停止模式，存储器控制信号可以被选为高阻态或原状态，以防止通过设置SPUCR寄存器的HZ@STOP域而导致存储器故障。专用上拉电阻控制寄存器（SPUCR）第9章S3C44B0_2410硬件结构与关键技术分析课件外部中断控制寄存器(EXTINT)外部中断控制寄存器(EXTINT)第9章S3C44B0_2410硬件结构与关键技术分析课件外部中断挂起寄存器（EXINTPND）外部中断请求（4，5，6，7）是‘或’关系，提供一个中断信号给中断控制器。ENIT4,ENIT5,ENIT6和ENIT7在中断控制器中共享相同的中断请求线（EINT4/5/6/7）。外部中断挂起寄存器（EXINTPND）第9章S3C44B0_2410硬件结构与关键技术分析课件2.S3C2410端口寄存器端口B寄存器（GPBCON,GPBDAT,GPBUP）2.S3C2410端口寄存器第9章S3C44B0_2410硬件结构与关键技术分析课件第9章S3C44B0_2410硬件结构与关键技术分析课件S3C44B0和S3C2410其它端口寄存器详细信息见教材《ARM嵌入式系统结构与编程》第九章的9.5.2节的说明S3C44B0和S3C2410其它端口寄存器详细信息见教材《9．5．3通用I/O接口设计实例LED与蜂鸣器接口电路S3C44B0的端口A的第0、1、2、3管脚分别与LED相连，端口E的第0管脚用来控制蜂鸣器。9．5．3通用I/O接口设计实例LED与蜂鸣器接口电路第9章S3C44B0_2410硬件结构与关键技术分析课件控制编程实现根据LED的硬件电路图，实现LED的循环闪烁：{LED1亮延时，LED4灭}->{LED2亮延时，LED1灭}->{LED3亮延时，LED2灭}->{LED4亮延时，LED3灭}->{蜂鸣器开延时，蜂鸣器关}，如此无限循环，实现LED霓虹灯式的循环闪烁。控制编程实现9.6S3C44B0/S3C2410中断机制中断是CPU在程序运行过程中，被内部或外部的事件所打断，转去执行一段预先安排好的中断服务程序，中断服务程序执行完毕后，又返回原来的断点，继续执行原来的程序。S3C44B0/S3C2410内部集成了中断控制器，能够管理多个中断源。9.6S3C44B0/S3C2410中断机制中断是CPU在9．6．1S3C44B0中断控制器1.中断源

S3C44B0中断控制器可以管理30个中断源9．6．1S3C44B0中断控制器1.中断源第9章S3C44B0_2410硬件结构与关键技术分析课件2.中断优先级产生模块2.中断优先级产生模块第9章S3C44B0_2410硬件结构与关键技术分析课件非向量中断方式中断源产生中断后，从0x18处取指执行向量中断方式中断源产生中断后，跳转到0x18处，但由处理器识别中断后自动填充总线，并忽略0x18处指令，执行总线上新的指令0x18中断服务入口0x18中断服务入口S3C44B0向量中断与非向量中断非向量中断方式0x18中断服务入口0x18中断服务入口S3C启动---中断响应IRQs中断非向量中断INTCONV=1向量中断INTCONV=0中断服务入口地址表地址映射中断控制器读取I_ISPR寄存器计算偏移(R8)26个中断源EINT0/1/2……PowerDownEINT0/1/2……PowerDown启动---中断响应IRQs中断非向量中断向量中断中断服9．6．2S3C2410中断控制器S3C2410提供56个中断源，如表9-50所示。当中断源提出中断服务请求后，中断控制器经过仲裁之后再请求ARM920T核的FIQ或IRQ中断。9．6．2S3C2410中断控制器S3C2410提供56个第9章S3C44B0_2410硬件结构与关键技术分析课件S3C2410中断优先级仲裁模块S3C2410中断优先级仲裁模块9．6．3S3C44B0/S3C2410中断控制特殊功能寄存器使用S3C44B0/S3C2410中断控制时,要能够完成这些功能的寄存器主要有中断控制寄存器、中断源挂起寄存器、中断模式寄存器、中断屏蔽寄存器、中断优先级寄存器、中断挂起寄存器进行初始化。9．6．3S3C44B0/S3C2410中断控制特殊功能S3C44B0的中断控制寄存器INTCONS3C44B0的中断控制寄存器INTCON中断挂起寄存器INTPND中断挂起寄存器INTPND如表9-52所示，每一个中断源对应着一位。只有未被屏蔽且具有最高优先级、在源挂起寄存器中等待处理的中断请求，其对应的中断挂起位被置1。S3C44B0在中断服务程序中必须加入对I_ISPC和F_ISPC写1的操作来清除挂起条件，准备接收下一次中断。S3C2410在中断服务程序中可以直接对INTPND进行清除操作中断挂起寄存器INTPND中断模式寄存器INTMODARM处理器的中断模式有两种：IRQ模式和FIQ模式。中断模式寄存器INTMOD如表9-53所示，每一个中断源对应着一位。当中断源的模式位设置为0时，中断会按IRQ模式来处理；当模式位设置为1时，对应的中断会按FIQ模式来处理。中断模式寄存器INTMOD中断屏蔽寄存器INTMSK在中断屏蔽寄存器INTMSK中，除了全局屏蔽位外，每一个中断源对应着一位，如教材表9-54所示。如果某位设置为1，则该位所对应的中断请求不会被处理；如果某位设置为0，则该位所对应的中断请求才会被处理。如果全局屏蔽位被设置为1，则所有的中断请求都不会被处理理。中断屏蔽寄存器INTMSK