第21章触发器和时序逻辑电路备课件

第21章触发器和时序逻辑电路(备)第21章触发器和时序逻辑电路(备)第21章触发器和时序逻辑电路(备)21.1双稳态触发器21.2寄存器21.3计数器*21.4时序逻辑电路的分析21.5单稳态触发器和多谐振荡器目录第21章触发器和时序逻辑电路(备)第21章触发器和时序逻辑电121.1双稳态触发器21.2寄存器21.3计数器*21.4时序逻辑电路的分析21.5单稳态触发器和多谐振荡器

目录21.1双稳态触发器21.2寄存器21.3计数器*21.4时2

电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。时序逻辑电路的特点：触发器按逻辑功能可分为：双稳态触发器、单稳态触发器、无稳态触发器（多谐振荡器）。触发器是构成时序电路的基本逻辑单元。电路的输出状态不仅取决于当时的输入信号，而且与电路原321.1双稳态触发器3、输入信号消失后，被置成的“0”或“1”态能保存下来，即具有记忆功能。双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。双稳态触发器中又包含RS触发器、JK触发器、D触发器和T触发器等。

特点：2、能根据输入信号将触发器置成“0”或“1”态；1、有两个稳定状态“0”态和“1”态；21.1双稳态触发器3、输入信号消失后，被置成的“0”或“4&G1&G2由两个与非门交叉连接而成QQ21.1.1RS触发器1.基本RS触发器&G1&G2由两个与非门交叉连接而成QQ21.1.1RS5若原状态：10101011新态（次态）输出变为：&G1&G2(1)输入SD=0,RD=1时若原状态：10101011新态（次态）输出变为：&G1&G26若原状态：00110101输出保持：&G1&G2若原状态：00110101输出保持：&G1&G27时直接复位端（RESET）直接置位端（SET）&&RDSDQQ100011时直接复位端（RESET）直接置位端（SET8若原状态：10111001输出保持原状态：&G1&G2(3)输入RD=1,SD=1时若原状态：10111001输出保持原状态：&G1&G2(3)9若原状态：01110110输出保持原状态：&G1&G2(3)输入RD=1,SD=1时若原状态：01110110输出保持原状态：&G1&G2(3)10(4)输入RD=0,SD=0时0011输出全是1与逻辑功能相矛盾&G1&G2同时变为1时，速度快的门输出先变为0，另一个不变。输出状态由偶然因素决定。输入RD=0,SD=0时，基本RS触发器的输出不定，属于禁止出现的状态。(4)输入RD=0,SD=0时0011输出全是1与逻辑功能110110110010不变不定Q&G1&G2QQ低电平有效QQRS011Q&G112基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（记忆）（2）电路具有两个稳定状态（双稳态），在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关13DSDR1001001110不变不定QG1G2QQ高电平有效QQRS或非门组成的基本RS触发器DSDR10114R-S触发器应用举例:单脉冲发生器&&QQ+5V+5V4.7k4.7kKR-S触发器应用举例:单脉冲发生器&&QQ+5V+5V15R-S触发器应用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k4.7kKQQt正脉冲负脉冲R-S触发器应用举例:单脉冲发生器&&RDSDQQ+516波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQ置1置0置1置1置1保持不允许波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形17练习与思考1、说明基本RS触发器在置1或置0脉冲消失后，为什么触发器的状态保持不变。2、SD和RD两个输入端起什么作用？&QQ.G1&.G2SDRD考虑：置1脉冲消失：SD和RD同时为1，触发器处于什么状态？保持状态练习与思考1、说明基本RS触发器在置1或置0脉冲消失后，为什182.可控RS触发器基本R-S触发器导引电路&G4SR&G3CP.&G1&G2.SDRDQQ时钟脉冲2.可控RS触发器基本R-S触发器导引电路&G4SR19当CP=0时011

R，S输入状态不起作用。

触发器状态不变11.&G1&G2.SDRDQQ&G4SR&G3CP

SD，RD用于预置触发器的初始状态，

工作过程中应处于高电平，对电路工作状态无影响。被封锁被封锁当CP=0时011R，S输入状态11.&G1&G2.S20当CP=1时1打开触发器状态由R，S输入状态决定。11打开.&G1&G2.SDRDQQ&G4SR&G3CP当CP=1时1打开触发器状态由R，S输入状态决定。21当CP=1时1打开(1)S=0,R=00011触发器保持原态触发器状态由R，S输入状态决定。11打开.&G1&G2.SDRDQQ&G4SR&G3CP当CP=1时1打开(1)S=0,R=00011触221101010(2)S=0,R=1触发器置“0”(3)S=1,R=0触发器置“1”11.&G1&G2.SDRDQQ&G4SR&G3CP1101010(2)S=0,R=1触发器置“0”231100111111(4)S=1,R=111.&G1&G2.SDRDQQ&G4SR&G3CP1100111111(4)S=1,R=111.&G24可控RS状态表00SR01010111不定Qn+1QnQn—时钟到来前触发器的状态Qn+1—时钟到来后触发器的状态逻辑符号QQSR

CPSDRDCP高电平时触发器状态由R、S确定可控RS状态表00SR025例：画出可控R－S触发器的输出波形RSCP不定不定可控R－S状态表CP高电平时触发器状态由R、S确定QQ0100SR01010111不定Qn+1Qn例：画出可控R－S触发器的输出波形RSCP不定不定可控26工作原理100101110假设Q=010来一个时钟翻转一次&c&d&a&bCP可控RS触发器的计数功能工作原理100101110假设Q=010来一个时钟翻转一次&27存在问题：时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。C克服办法：采用JK触发器或D触发器00SR01010

111

不定Qn+1QnSRQ存在问题：时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉28结论

1.可控RS触发器输出的变化发生在CP信号高电平期间.

2.除了具有置位、复位和保持功能之外，还可对输入的时钟脉冲进行计数。但是对时钟脉冲的宽度（高电平期间）要求比较苛刻。

3.仍存在禁止状态（R=S=1）。结论12921.1.2主从JK触发器1.电路结构从触发器主触发器反馈线CP

CPCPF主JKRSCPF从QQQSDRD1互补时钟控制主、从触发器不能同时翻转21.1.2主从JK触发器1.电路结构从触发器主触发器反302.工作原理01F主打开F主状态由J、K决定，接收信号并暂存。F从封锁F从状态保持不变。01CPRSCPF从QQQSDRD1CPF主JKCP

CP012.工作原理01F主打开F主状态由J、K决定，接收信号并暂3110状态保持不变。从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。F从打开F主封锁0RSCPF从QQQSDRD1CPF主JKCP

CP01CP01010状态保持不变。从触发器的状态取决于主触发器，并保持主、从3201RSCPF从QQQSDRD1CPF主JKCP

CP010分析JK触发器的逻辑功能(1)J=1,K=1设触发器原态为“0”态翻转为“1”态110110101001状态不变主从状态一致状态不变0101RSCPF从QQQSDRD1CPF主JKCPCP01033RSCPF从QQQSDRD1CPF主JKCP

CP10设触发器原态为“1”态为“？”状态J=1,K=1时，每来一个时钟脉冲，状态翻转一次，即具有计数功能。(1)J=1,K=1010111001010101为“0”状态RSCPF从QQQSDRD1CPF主JKCPCP10设触发3401RSCPF从QQQSDRD1CPF主JKCP

CP010(2)J=0，K=1设触发器原态为“1”态翻转为“0”态01100101011001设触发器原态为“0”态为“？”态01RSCPF从QQQSDRD1CPF主JKCPCP0103501RSCPF从QQQSDRD1CPF主JKCP

CP010(2)J=0，K=1设触发器原态为“1”态翻转为“0”态01010001010101设触发器原态为“0”态为“？”态为“0”态01RSCPF从QQQSDRD1CPF主JKCPCP0103601RSCPF从QQQSDRD1

CPF主JKCP

CP010(3)J=1，K=0设触发器原态为“0”态翻转为“1”态10011010100101设触发器原态为“1”态为“？”态01RSCPF从QQQSDRD1CPF主JKCPCP013701RSCPF从QQQSDRD1CPF主JKCP

CP010(3)J=1，K=0设触发器原态为“0”态翻转为“1”态101000101001设触发器原态为“1”态为“？”态为“1”态01RSCPF从QQQSDRD1CPF主JKCPCP01038RSCPF从QQQSDRD1CPF主JKCP

CP010(4)J=0，K=0保持原态0000保持原态保持原态RSCPF从QQQSDRD1CPF主JKCPCP010(4393.JK触发器的逻辑功能Qn10011100Qn01CP高电平时F主状态由J、K决定，F从状态不变。CP下降沿()触发器翻转（F从状态与F主状态一致）。J

K

Qn

Qn+100011011JK触发器状态表010101013.JK触发器的逻辑功能Qn10140J

K

Qn+100Qn

01010111QnJK触发器状态表(保持功能)

(置“0”功能)

(置“1”功能)(计数功能)C下降沿触发翻转SD、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD、RD应接高电平。逻辑符号CPQJKSDRDQ特性方程：QnQn+1=J+KQnJKQn+1041例：JK触发器工作波形CPJKQ下降沿触发翻转特性方程：QnQn+1=J+KQn例：JK触发器工作波形CPJKQ下降沿触发翻转特性方程：Q42练习与思考特性方程：QnQn+1=J+KQn1、将JK触发器的J和K端悬空，试分析其逻辑功能。Qn+1=Qn下降沿触发的计数器！练习与思考特性方程：QnQn+1=J+KQn1、43基本R-S触发器导引电路&G2&G1QQSDRD&G3&G4&G5&G6CPD21.1.3D触发器1.电路结构反馈线基本R-S触发器导引电路&G2&G1QQSDRD&G3&G444&G2&G1QQSDRD&G3&G4&G5&G6CPD21.1.3D触发器2.逻辑功能01（1）D

=01触发器状态不变0当CP

=0时110当CP

=1时0101触发器置“0”封锁在CP

=1期间，触发器保持“0”不变&G2&G1QQSDRD&G3&G4&G5&G6CPD21.45&G2&G1QQSDRD&G3&G4&G5&G6CPD21.1.3D触发器2.逻辑功能01（1）D

=10触发器状态不变1当CP

=0时111当CP

=1时0110触发器置“1”封锁在CP

=1期间，触发器保持“1”不变封锁&G2&G1QQSDRD&G3&G4&G5&G6CPD21.46D触发器状态表Dn

Qn+1

0101上升沿触发翻转逻辑符号DCPQQRDSDCP上升沿前接收信号，上升沿时触发器翻转，（其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1=Dn；上升沿后输入D不再起作用，触发器状态保持。即(不会空翻)结论：D触发器状态表DnQn+10101上升沿触逻辑47例：D触发器工作波形图CPDQ上升沿触发翻转例：D触发器工作波形图CPDQ上升沿触发翻转48D触发器应用举例:用D触发器将一个时钟进行2分频.DCPQQCPCPQQ01RD、SD不用时,甩空或通过4.7k的电阻吊高电平频率FQ

=FCP/2D触发器功能CP时，Q=DD触发器应用举例:DCPQQCPCPQQ01RD、SD不用时49用2个2分频器级联组成一个4分频器DCPQQDCPQQCP1Q2QF2Q=F1Q/2=FCP/4用2个2分频器级联组成一个4分频器DCPQQDCPQQCP150(1)集成双D触发器74LS74RDSDDCPQQRDSDDCPQQVcc(+5V)GND(地)*集成D触发器介绍(1)集成双D触发器74LS74RDSDDCPQQRDSD51(2)集成4D触发器74LS175特点:一个集成电路中有4个D触发器,时钟CP公共,清0端RD公共RDQQRDQQRDQQRDQQCP1D2D3D4DRD2Q1Q3Q4Q1Q2Q3Q4QVcc(+5V)GND(2)集成4D触发器74LS175特点:一个集成电路521Q1Q2Q2Q3Q3Q4Q4QVccGND1D2D3D4DCPR5004+5V111&&1+5V4.7k风鸣器CP1kHz主持人清0甲乙丙丁74LS175参赛人抢答按键1集成4D触发器74LS175的应用举例—抢答电路1Q1Q2Q2Q3Q3Q53(3)集成8D触发器内部有8个D触发器Q输出R公共CP公共QDRQDR内部有8个D触发器CP1D8DRDGNDVcc1Q2D3D4D5D6D7D2Q3Q4Q5Q6Q7Q8Q(3)集成8D触发器内部有8个D触发器QDRQDR内部有854题目:时钟CP及输入信号D的波形如图所示,试画出各触发器输出端Q的波形,设各输出端Q的初始状态=0.DQDCPQ1Q2DQDCP课堂练习题目:时钟CP及输入信号D的波形如图所示,试画DQDCPQ55DQDCPQ1课堂练习(续)CPDQ1DQDCPQ1课堂练习(续)CPDQ156课堂练习(续)Q2DQDCPCPDQ1课堂练习(续)Q2DQDCPCPDQ15722.1.4触发器逻辑功能的转换1.将JK触发器转换为D触发器当J=D，K=D时，两触发器状态相同D触发器状态表D

Qn+1

0101J

K

Qn+100Qn

01010111QnJK触发器状态表D1

CPQJKSDRDQ仍为下降沿触发翻转22.1.4触发器逻辑功能的转换1.将JK触发器转换582.将JK触发器转换为T触发器TCPQJKSDRDQT触发器状态表T

Qn+1

01QnQn(保持功能)(计数功能)J

K

Qn+100Qn

01010111QnJK触发器状态表当J=K时，两触发器状态相同2.将JK触发器转换为T触发器TCPQJKSDRDQ593.将D触发器转换为T´触发器触发器仅具有计数功能即要求来一个C，触发器就翻转一次。CPQD=QD触发器状态表D

Qn+1

0101CPQQD3.将D触发器转换为T´触发器触发器仅具有计数功能600110110010不变不定Q&G1&G2QQ低电平有效QQRS第一节主要内容1基本R-S触发器011Q&G161DSDR1001001110不变不定QG1G2QQ高电平有效QQRS或非门组成的基本RS触发器DSDR10162基本R-S触发器特点:(1)具有两个稳态(Q=0,Q=1或Q=1,Q=0),称为双稳态触发器.(2)可触发使之翻转(使RD、SD之一为0时可翻转).(3)具有记忆功能(RD、SD都为1时，保持原来状态).基本R-S触发器特点:(1)具有两个稳态(Q=0,Q=163逻辑符号SRCPQQS1SC11RR2可控RS触发器逻辑符号SRCPQQS1SC11RR2可控RS触发器64逻辑功能表Qn+1---第n+1个时钟脉冲到来后的新状态Qn---第n+1个时钟脉冲到来之前的原状态逻辑功能表Qn+1---第n+1个时钟脉冲到来后的新状态Q65结论

1.可控RS触发器输出的变化发生在CP信号高电平期间.

2.除了具有置位、复位和保持功能之外，还可对输入的时钟脉冲进行计数。但是对时钟脉冲的宽度（高电平期间）要求比较苛刻。

3.仍存在禁止状态（R=S=1）。结论166SDRDJKCP逻辑符号逻辑状态表J0011K0101Qn+1Qn01QnQQ3JK触发器SDRDJKCP逻辑符号逻辑状态表JKQn+1QnQQ3JK674维持阻塞型D触发器的引脚功能符号RD直接清0端(复位端)R=0,S=1时,Q=0SD直接置1端(置位端)R=1,S=0时,Q=1

小圈表示低电平有效D数据输入端CP时钟脉冲Q、Q输出端，Q的小圈

表示是反相输出端,

即Q总是与Q相反RDSDDCPQQ4维持阻塞型D触发器的引脚功能符号RD直接清0端(复位68维持阻塞型D触发器的引脚功能(续)功能表CPQn+1D触发方式:边沿触发(时钟上升沿触发)功能表说明：在CP上升沿时，Q等于D；在CP高电平、低电平和下降沿时，Q保持不变RDSDDCPQQ维持阻塞型D触发器的引脚功能(续)功能表CP6921.2寄存器

寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放n位二进制时，要n个触发器。按功能分数码寄存器移位寄存器21.2寄存器寄存器是数字系统常用的逻辑部件，它用7021.2.1数码寄存器1.一步（单拍）接收4位数据寄存器仅有寄存数码的功能。通常由D触发器或R-S触发器组成清零寄存指令并行输入方式RD..QDF0d0Q0.Q.DF1d1Q1.d2Q.DF2Q2QDF3d3Q300001101寄存数码1101触发器状态不变21.2.1数码寄存器仅有寄存数码的功能。通常由D触71RDSDd3RDSDd2RDSDd1RDSDd010清零1100寄存指令&Q0&Q1&Q2&Q3取数指令1100并行输出方式&&&&QQQQ00000011状态保持不变101011112.两步（二拍）接收4位数据寄存器RDSDd3RDSDd2RDSDd1RDSDd010清零117221.2.2移位寄存器不仅能寄存数码，还有移位的功能。所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器21.2.2移位寄存器不仅能寄存数码，还有移位的功能。73寄存数码清零D1移位脉冲23410111QQ3Q1Q2RD0000000100101011010110111011QJKF0Q0QJKF2QJKF1QJKF3数据依次向左移动，称左移寄存器，输入方式为串行输入。QQQ从高位向低位依次输入1、4位左移寄存器寄存数码清零D1移位脉冲23410111QQ3Q1Q2RD0741110010110011000输出再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。串行输出方式清零D10111QQ3Q1Q2RD1011QJKF0Q0QJKF2QJKF1QJKF3QQQ5移位脉冲7861110010110011000输出再输入四个移位脉冲，1075左移寄存器波形图12345678CP1111011DQ0Q3Q2Q11110待存数据1011存入寄存器0111从Q3取出左移寄存器波形图12345678CP1111011DQ0Q376四位左移移位寄存器状态表0001123移位脉冲Q2Q1Q0移位过程Q3寄存数码D001110000清零110左移一位001011左移二位01011左移三位10114左移四位101并行输出再继续输入四个移位脉冲,从 Q3端串行输出1011数码四位左移移位寄存器状态表0001123移位脉冲Q2Q177并行输出2、4位右移移位寄存器Q3Q2

Q1Q0Di

1D2DCDCDCDC0

C移位脉冲右移输出右移输入QQ

Q

QRD清零脉冲Q

Q

Q

Q并行输出2、4位右移移位寄存器Q378R—右移串行输入数据端L—左移串行输入数据端VCCS1S0CPRLGND74LS194151614131211109123456780111100011011直接清零保持右移(从Q3向Q0移动)左移(从Q0向Q3移动)并行输入RDCPS1S0功能3、双相移位寄存器R—右移串行输入数据端L—左移串行输入数据端VCCS1S0C79寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行输出串行输入/串行输出F3F2F1F0d0d1d2d3Q0Q1Q2Q3F3F2F1F0dQ0Q1Q2Q3F3F2F1F0d0d1d2d3Q3Q3F3F2F1F0d寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行802.3计数器计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

N

进制计数器(按计数制)2.3计数器计数器是数字电路和计算机中广泛应用的81关于计数器的几点说明：1、所谓n进制，就是“逢n进1”。例如2进制，它只有0和1两个数码，每当本位是1，再加1时，本位便变为0，而向高位进位，使高位加1。0+1=1，1+1=10（壹零）2、一个双稳态触发器可以表示一位二进制数：因为双稳态触发器有“1”和“0”两个状态。故要表示n位二进制数，就得用n个双稳态触发器。3、构成计数器时，采用不同的触发器有不同的逻辑电路；即使用同一种触发器也可得出不同的逻辑电路4、鉴于T和T’触发器的功能，构成计数器时，多采用这两种触发器，这样设计思路比较明晰。关于计数器的几点说明：1、所谓n进制，就是“逢n进1”。2、8221.3.1二进制计数器按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。1.异步二进制加法计数器异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。21.3.1二进制计数器按二进制的规律累计脉冲83（1）由主从型JK触发器组成的三位异步二进制加法计数器二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(C)二进制加法计数器状态表从状态表可看出：（1）最低位触发器Q0来一个脉冲就翻转一次(2)Q1低位由1变为0时，要产生进位信号,这个进位信号应使相邻的高位触发器翻转。（1）由主从型JK触发器组成的三位异步二进制加法计数器841010当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.清零RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲三位异步二进制加法计数器（JK触发器）在电路图中J、Ｋ悬空表示J、K=1下降沿触发翻转每来一个C翻转一次当相邻低位触发器由1变0时翻转1010当J、K=1时，具有计数功能，每来一个脉冲触85异步二进制加法器工作波形2分频4分频8分频每个触发器翻转的时间有先后，与计数脉冲不同步C12345678Q0Q1Q2异步二进制加法器工作波形2分频4分频8分频每个触发器86Q3Q2Q1Q0JJJJKKKK计数脉冲CRD清零Q3Q2Q1Q0C12345678910111213141516由主从型JK触发器组成的四位异步二进制加法计数器QQQQQ3Q2Q1Q0JJJJKKKK计数脉冲CRD清零Q3Q2Q87用D触发器构成三位二进制异步加法器思考各触发器C应如何连接？各D触发器已接成T´触发器，即具有计数功能C清零RDQDQQ0F0QDQQ1F1QDQQ2F2用D触发器构成三位二进制异步加法器思考各触发器C应如何连接？88二进制数

Q2

Q1

Q0

000011112110310141005011601070018000脉冲数(C)二进制减法计数器状态表（3）3位异步二进制减法计数器从状态表可看出：最低位触发器来一个脉冲就翻转一次每个触发器由0变为1时，要产生借位信号,这个借位信号应使相邻的高位触发器翻转。二进制数0089F0每输入一个时钟脉冲翻转F1在Q0由0变1时翻转F2在Q1由0变1时翻转CQ0Q1Q2C清零RDQDQQ0F0QDQQ1F1QDQQ2F2F0每输入一个时钟脉冲翻转CQ0Q1Q2C清零RDQDQQ090异步二进制计数器总结：1、计数器由若干个在计数状态的触发器组成。4、n触发器有2n个状态,其计数容量有2n－1个。2、若构成加法计数器：主从JK触发器的进位信号从Q端引出；D触发器的进位信号从Q端引出；3、若构成减法计数器：主从JK触发器的借位信号从Q端引出；D触发器的借位信号从Q端引出；异步二进制计数器总结：1、计数器由若干个在计数状态的触发器组912.同步二进制加法计数器异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。同步计数器组成原则:根据翻转条件,确定触发器级间连接方式—找出J、K输入端的联接方式。2.同步二进制加法计数器异步二进制加法计数器线路联接简单92二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(C)二进制加法计数器状态表最低位触发器F0每来一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。从状态表可看出：二进制数0093四位二进制同步加法计数器级间连接的逻辑关系触发器翻转条件

J、K端逻辑表达式J、K端逻辑表达式F0每输入一C翻一次F1F2F3J0=K0=1Q0=1J1=K1=Q0Q0=Q1=1J2=K2=Q1

Q0Q0=Q1=Q2=1J3=K3=Q2

Q1

Q0J0=K0=1J1=K1=Q0J2=K2=Q1

Q0J3=K3=Q2

Q1

Q0由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。（只画出三位同步二进制计数器的逻辑电路）（加法）（减法）四位二进制同步加法计数器级间连接的逻辑关系触发器翻转条94三位同步二进制加法计数器计数脉冲同时加到各位触发器上，当每个到来后触发器状态是否改变要看J、K的状态。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲三位同步二进制加法计数器计数脉冲同时加到各位触发器上，当每95C12345678Q0Q1Q2各触发器状态的变换和计数脉冲同步C12345678Q0Q1Q2各触发器状态的变换和计9674LS161四位同步二进制计数器外引线排列图1689UCCQ2RCOQ1Q0Q3GNDLDEPCPET74LS161A0A2A31RDA1—清零端，低电平有效RDA0A2A3A1—数据输入端，可预置任何一个四位二进制数CP—时钟脉冲输入端，上升沿有效Q2Q1Q0Q3—数据输出端74LS161四位同步二进制计数器外引线排列图1689UCC97—计数控制端：当两者或任一为低电平，计数器保持原态；两者同时为高电平，计数；74LS161四位同步二进制计数器外引线排列图1689UCCQ2RCOQ1Q0Q3GNDLDEPCPET74LS161A0A2A31RDA1RCOLDEPET—进位输出端，高电平有效—同步并行置数控制端，低电平有效—计数控制端：当两者或任一为低电平，计数器保持原态；两者同9874LS161功能表1×10

保持

1111×计数

0

0000同步二进制计数器输入

输出

CPLDEPET

A3~A0—RDQ3~Q010××D0~D3D0~D31×10

保持74LS161功能表1×199十进制计数器：计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。四位二进制可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状态，具体去掉哪六种状态，有不同的安排，这里仅介绍广泛使用8421编码的十进制计数器。21.3.2十进制计数器十进制计数器：四位二进制可以表示十六种状态，为了表示100二进制数Q3Q2Q1Q0脉冲数(C)十进制数0123456789100000000100100011010001010110011110001001000001234567890十进制加法计数器状态表J3=Q2Q1Q0K3=Q0J0=K0=1J1=

Q3Q0K1=Q0J2=K2=

Q1Q0同步十进制计数器二进制数Q3Q2Q1Q0脉冲数(C)十进制数01234567101RDQJKQF0QJKQF1C计数脉冲QJKQF2QJKQQ3F3Q2Q1Q0十进制同步加法计数器J0=K0=1；J1=

Q3Q0，K1=Q0；J2=K2=

Q1Q0；J3=Q2Q1Q0，K3=Q0RDQJKQF0QJKQF1C计数脉冲QJKQF2QJKQQ102Q0Q1Q2Q3C12345678910十进制计数器工作波形Q0Q1Q2Q3C12345678910十进制计数器工作波形10374LS160同步十进制计数器外引线排列图1689UCCQ2RCOQ1Q0Q3GNDLDEPCPET74LS160A0A2A31RDA1—清零端，低电平有效RDA0A2A3A1—数据输入端，可预置任何一个四位二进制数CP—时钟脉冲输入端，上升沿有效Q2Q1Q0Q3—数据输出端74LS160同步十进制计数器1689UCCQ2RCOQ1Q104—计数控制端：当两者或任一为低电平，计数器保持原态；两者同时为高电平，计数；RCOLDEPET—进位输出端，高电平有效—同步并行置数控制端，低电平有效74LS160同步十进制计数器外引线排列图1689UCCQ2RCOQ1Q0Q3GNDLDEPCPET74LS160A0A2A31RDA1—计数控制端：当两者或任一为低电平，计数器保持原态；两者同1052、异步十进制计数器1.CT74LS290(T1290)二-五-十进制集成计数器Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF02、异步十进制计数器1.CT74LS290(T1290)二106逻辑功能及外引线排列110

10清零0000Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF0（1）R01、

R02：置“0”输入端逻辑功能逻辑功能及外引线排列11010清零0000Q1RDC0107逻辑功能及外引线排列0置“9”1100Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF0（1）S91、

S92：置“9”输入端逻辑功能1

1逻辑功能及外引线排列0置“9”1100Q1RDC0&R02R108逻辑功能及外引线排列Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF0计数功能0011逻辑功能及外引线排列Q1RDC0&R02R01S91S92&109Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF00011输入脉冲输出二进制输入脉冲输出五进制Q1RDC0&R02R01S91S92&QJKQF1QJKQ110Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF00011输入脉冲输出十进制Q1RDC0&R02R01S91S92&QJKQF1QJKQ111CT74LS290功能表输入输出Q2Q3R01S92S91R02Q1Q011011011000000001010R01S92S91R02有任一为“0”有任一为“0”计数清零置9CT74LS290功能表输入输出Q112电路的前部分的逻辑功能,说明其用处。

设初始状态为“000”。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲电路的前部分的逻辑功能,说明其用处。

设初始113解：1.写出各触发器

J、K端和C端的逻辑表达式

C0=C

K0=1

J0=Q2K1=1

J1=1C1=Q0J2=Q0Q1K2=1C2=C

RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲解：1.写出各触发器C0=CK0=1J0=114011111CJ2=Q0Q1K2=1J1=K1=1K0=1

J0=Q2Q2Q1Q0011111011111111111011101011111000010012010301141005000由表可知，经5个脉冲循环一次，为五进制计数器。2.列写状态转换表，分析其状态转换过程由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。011111CJ2=Q0Q1K2=1J1=K1=1K115异步五进制计数器工作波形C12345Q0Q1Q2异步五进制计数器工作波形C12345Q0Q1Q2116Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF00011输入脉冲解：1.写出各触发器

J、K端和C端的逻辑表达式

C0=C

K0=1

J0=1J2=1K2=1C2=Q1

J3=Q2Q1K3=1C3=Q0

K1=1

J1=Q3C1=Q0Q1RDC0&R02R01S91S92&QJKQF1QJKQ117解：当初始状态为“0000”时，各触发器J、K端和C端的电平为Q1RDC0QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF0

C0=0

K0=1

J0=1J2=1K2=1C2=0J3=0K3=1C3=0K1=1

J1=1C1=0解：当初始状态为“0000”时，Q1RDC0QJKQF1QJ118CJ3=Q2Q1K2=1K0=1

J0=Q2Q1Q0011111112.列写状态转换表，分析其状态转换过程

C0=C

C2=Q1

C3=Q0

K1=1C1=Q0J1=Q3J2=K3=1Q30000010010011111112010001111111301100111111141000011111115101001111111611001111111171110111111118000101110111900110111011110000001111111CJ3=Q2Q1K2=1K0=1J0=Q2Q1119输入计数脉冲8421异步十进制计数器十分频输出(进位输出)计数状态计数器输出2.CT74LS290的应用S91NCT74LS290S92Q2Q1NUCCR01R02C0C1Q0Q3地外引线排列图17814S92S91Q3Q0Q2Q1R01R02C1C0输入计数脉冲8421异步十进制计数器十分频输出(进位输出)计120S92S91Q3Q0Q2Q1R01R02C1C0五进制输出计数脉冲输入异步五进制计数器C12345Q1Q2Q3工作波形S92S91Q3Q0Q2Q1R01R02C1C0五进制输出计12121.3.3N进制计数器当满足一定的条件时，利用计数器的复位端强迫计数器清零，重新开始新一轮计数。

利用反馈置“0”法可用已有的计数器得出小于原进制的计数器。

例：用一片CT74LS290可构成十进制计数器，如将十进制计数器适当改接，利用其清零端进行反馈清零，则可得出十以内的任意进制计数器。1、反馈置“0”法：21.3.3N进制计数器当满足一定的条件时，利用计数器的复122用一片CT74LS290构成十以内的任意进制计数器例：六进制计数器二进制数Q3Q2Q1Q0脉冲数(C)十进制数0123456789100000000100100011010001010110011110001001000001234567890六种状态用一片CT74LS290构成十以内的任意进制计数器例：六进制123例：六进制计数器Q3Q2Q1Q000000001001000110100010101100111100010010000六种状态当状态0110（6）出现时，将Q2=1，Q1=1送到复位端R01和R02，使计数器立即清零。状态0110仅瞬间存在。CT74LS290为异步清零的计数器反馈置“0”实现方法:例：六进制计数器Q3Q2Q1Q0001241111六进制计数器S92S91Q3Q0Q2Q1R01R02C1C0计数脉冲计数器清零七进制计数器

当出现0110（6）时，应立即使计数器清零，重新开始新一轮计数。当出现

0111(7)时，计数器立即清零，重新开始新一轮计数。S92S91Q3Q0Q2Q1R01R02C1C0计数脉冲计数器清零&.1111六进制计数器S92S91Q3Q0Q2Q1R01R02125二片CT74LS290可构成100以内的计数器例：二十四进制计数器二十四分频输出.0010(2)0100(4)S92S91Q3Q0Q2Q1R01R02C1C0计数脉冲S92S91Q3Q0Q2Q1R01R02C1C0十位个位两位十进制计数器（100进制）二片CT74LS290可构成100以内的计数器例：二十四进制126有两个二-五-十进制计数器，高电平清零CT74LS390外引线排列图11689UCC1Q21Q11RD1Q01Q3地1C02Q32Q22Q12Q02RD2C02C11C1有两个二-五-十进制计数器，CT74LS390外引线排列图1127十位0100(4)个位0110(6)1Q31Q01Q21Q11RD1C11C0计数脉冲2Q32Q02Q22Q12RD2C12C0十位个位两位十进制计数器（100进制）例：用一片TC74LS390构成四十六进制计数器&十位个位1Q31Q01Q21Q11RD1C11C0计数脉冲212874LS160功能表1×10

保持

1111×计数

0

0000同步二进制计数器输入

输出

CPLDEPET

A3~A0—RDQ3~Q010××D0~D3D0~D31×10

保持2、置数法74LS160功能表1×1129例：用一片74LS160构成七进制、六进制计数器A074LS160Q2Q1CPQ0Q3A1A2A3计数脉冲LD+5VEPRDET&0000—0001—0010—0011—0100—0101—0110—LD=0下一脉冲来时，置数（七进制）A074LS160Q2Q1CPQ0Q3A1A2A3LDEPRDET+5V00110011—0100—0101—0110—0111—1000—LD（六进制）计数脉冲1例：用一片74LS160构成七进制、六进制计数器A074LS1300→1→2→3→4→50000→0