第7章-门电路和组合逻辑电路《电子技术(第2版)》课件

第七章门电路和组合逻辑电路

第七节典型的集成组合逻辑电路

第六节组合逻辑电路的分析与设计第四节集成门电路第一节常用的数制第二节脉冲信号

第三节基本逻辑门电路及其组合第五节逻辑代数

*第八节应用实例第七章门电路和组合逻辑电路第七节典型的集成组合逻辑电第一节

常用的数制数制就是计数的方法，常用的计数制有十进制；六十进制、二十四进制、三十（或三十一）、十二进制等数字系统中多采二进制；八进制和十六进制1.十进制十进制有0,1,…,9共十个数码，低位数码到高位数码的进位是逢10进1,十进制数可以用10的幂的整数倍之和来表示第一节常用的数制数制就是计数的方法，常用的计数制有十进制；2、二进制数二进位的基数为二，每位数码只有0或1两种可能，其进位规律是逢而进一。其按权展开规律与十进制相同，其一般形式为：例如：2、二进制数二进位的基数为二，每位数码只有0或1两种可能，其3、八进制八进制有0,1,…,7共八个数码，基数为8其进位是逢8进1。其按全展开的一般形式为：4、十六进制十六进制有0，1，…，9，A，…，F共16个数码符号，其中A，…，F等6个符号分别表示10，…，15。其按全展开的一般形式为：3、八进制八进制有0,1,…,7共八个数码，基数为8其进位45、不同数制间的转换

非十进制数转换为十进制数，可以将非十进制数写为按权展开式，得出相加结果，就是与其对应的十进制数。十进制数转换成非十进数

整数部分可以采取连除法，即将原来十进制数连续除以转换计数体的基数，每次除完所得余数为转换数的系数，先得到得余数为地位，后得到的余数为高位，直到除得的商为0，也就是“除基数、得余数、作系数，从低位到高位。”例如：（26）10转换成二进制数5、不同数制间的转换非十进制数转换为十进制数

226213…余0…d026…余1…d123…余0…d221…余1…d320…余1…d4低高（26）10=（11010）2

小数部分采用连乘法，即将原来十进制纯小数部分乘以要转换出的基数，取其乘积的整数部分作系数，剩余的纯小数部分再接着乘。直至纯小数部分为0或到一定精度为止。也就是“乘基数、取整数、作系数，从高位到低位。”例如：将（0.78125）10转换成二进制数0.1250×2=0.25…00.5625×2=1.1250…10.78125×2=1.5625…10.25×2=0.5…00.5×2=1.0…1高低（0.78125）10=（0.11001）2小数部分采用连乘法，即将原来十进制纯小数部分乘以要转换出的基模拟信号：随时间连续变化的信号第二节脉冲信号模拟信号数字信号电子电路中的信号1.模拟信号正弦波信号t三角波信号t模拟信号：随时间连续变化的信号第二节脉冲信号模拟信号数字信

处理模拟信号的电路称为模拟电路。如整流电路、放大电路等，注重研究的是输入和输出信号间的大小及相位关系。

在模拟电路中，晶体管三极管通常工作在放大区。

2.脉冲信号

是一种跃变信号，并且持续时间短暂。尖顶波t矩形波t处理模拟信号的电路称为模拟电路。如整流电路、放大电路

处理数字信号的电路称为数字电路，它注重研究的是输入、输出信号之间的逻辑关系。

在数字电路中，晶体管一般工作在截止区和饱和区，起开关的作用。脉冲信号正脉冲：脉冲跃变后的值比初始值高负脉冲：脉冲跃变后的值比初始值低如：0+3V0-3V正脉冲0+3V0-3V负脉冲处理数字信号的电路称为数字电路，它注重研究的是输入、脉冲幅度A脉冲上升沿tr

脉冲周期T脉冲下降沿tf

脉冲宽度tp

脉冲信号的部分参数：A0.9A0.5A0.1AtptrtfT实际的矩形波脉冲幅度A脉冲上升沿tr脉冲周期T脉冲下降沿tf第三节基本逻辑门电路及其组合

基本逻辑运算有“与”、“或”、“非”三种。在数字电路中，输出与输入的因果关系用逻辑表达式来描述，这个逻辑表达式称为逻辑函数因此数字电路又称为逻辑电路。逻辑变量的取值只有0和1两个值，它不表示数值的大小，而是代表两种相反的逻辑状态。如：开关接通为1，断开为0；电灯亮为1，电灯暗为0；高电平为1，低电平为0等等。1是0的反面，0也是1的反面。若规定高电平为1，低电平为0，称为正逻辑系统。若规定低电平为1，高电平为0，称为负逻辑系统。第三节基本逻辑门电路及其组合基本逻辑运算有“与”、“或”220V+-

设：开关断开、灯不亮用逻辑“0”表示，开关闭合、灯亮用逻辑“1”表示。逻辑表达式：

Y=A•B1.与运算(与门）“与”逻辑关系是指当决定某事件的条件全部具备时，该事件才发生。000101110100ABYBYA状态表一、基本逻辑运算220V+-设：开关断开、灯不亮用逻辑“0”表示，开关闭BY220VA+-2.或运算（或门）

“或”逻辑关系是指当决定某事件的条件之一具备时，该事件就发生。逻辑表达式：

Y=A+B真值表000111110110ABYBY220VA+-2.或运算（或门）“或”逻辑关系3.非运算（非门）

“非”逻辑关系是否定或相反的意思。逻辑表达式：Y=A状态表101AY0Y220VA+-R3.非运算（非门）“非”逻辑关系是否定或相反的意思二、分立元件基本门电路采用正逻辑设高电平（约3V）为1，低电平（0V）为0；二极管为理想元件，正向导通管压降为0V；晶体管工作在截止或饱和导通状态，饱和导通时集射极电压100VUCC高电平低电平二、分立元件基本门电路采用正逻辑设高电平（约3V）为1，低1、二极管“与”门电路1)电路2)工作原理输入A、B、C全为高电平“1”，输出F为“1”。输入A、B、C不全为“1”，输出F为“0”。0V0V0V0V0V3V+U12VRVDAVDCABFVDBC3V3V3V0V00000010101011001000011001001111ABFC“与”门逻辑状态表0V3V1、二极管“与”门电路1)电路2)工作原理输入A、B3)逻辑关系：“与”逻辑即：有“0”出“0”，

全“1”出“1”F=ABC逻辑表达式：

逻辑符号：&ABFC00000010101011001000011001001111ABFC“与”门逻辑状态表3)逻辑关系：“与”逻辑即：有“0”出“0”，F=AB2、二极管“或”门电路1)电路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABFC“或”门逻辑状态表3V3V-U12VRVDAVDCABFVDBC2)工作原理输入A、B、C全为低电平“0”，输出F为“0”。输入A、B、C有一个为“1”，输出F为“1”。2、二极管“或”门电路1)电路0V0V0V0V0V33)逻辑关系：“或”逻辑即：有“1”出“1”，

全“0”出“0”F=A+B+C逻辑表达式：

逻辑符号：ABFC>100000011101111011001011101011111ABFC“或”门逻辑状态表3)逻辑关系：“或”逻辑即：有“1”出“1”，F=A+B3、晶体管“非”门电路+UCC-UBBARKRBRCFT10截止饱和逻辑表达式：F=A“0”10“1”“0”“1”AF“非”门逻辑状态表逻辑符号1AF3、晶体管“非”门电路+UCC-UBBARKRBRCFT逻辑式：&ABF逻辑符号：三、基本逻辑门电路的组合

1.“与非”门电路逻辑式：&ABF逻辑符号：三、基本逻辑门电路的组合1.“与“与非”门电路有“0”出“1”，全“1”出“0”“与”门&ABCF&ABC“与非”门00010011101111011001011101011110ABFC“与非”门逻辑状态表F=ABC逻辑表达式：

1F“非”门“与非”门电路有“0”出“1”，全“1”出“0”“与”门&2.“或非”门电路有“1”出“0”，全“0”出“1”1F“非”门00010010101011001000011001001110ABFC“或非”门逻辑状态表“或”门ABC>1“或非”门FABC>1F=A+B+C逻辑表达式：

2.“或非”门电路有“1”出“0”，全“0”出“1”1F“3.与或非逻辑&ABCY>1&D1&&ABCY>1D常用复合逻辑函数见表7-83.与或非逻辑&ABCY>1&D1&&ABCY>1D常用例：根据输入波形画出输出波形ABF1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABF1>1ABF2F2例：根据输入波形画出输出波形ABF1有“0”出“0”，全“1第四节集成门电路

TTL门电路是双极型集成电路，与分立元件相比，具有速度快、可靠性高和微型化等优点，目前分立元件电路已被集成电路替代。下面介绍集成“与非”门电路的工作原理、特性和参数。一、TTL集成门电路第四节集成门电路TTL门电路是双极型集成电路，与输入级中间级输出级1.

TTL“与非”门电路(1)工作原理v5F

R3R5AB

CR4R2R1v3v4v2+5V

v1E2E3E1B等效电路C多发射极三极管输入级中间级输出级1.TTL“与非”门电路(1)工作原理v5F

R3R5AB

CR4R2R1v3v4v2+5Vv1“1”(3.6V)

输入全为高电平“1”(3.6V)时4.3Vv2、v5饱和导通钳位2.1VE结反偏截止“0”(0.3V)

负载电流（灌电流）输入全高“1”,输出为低“0”1Vv5FR3R5ABCR4R2R1v3v4v2v5FR3R5AB

CR4R2R1v3v4v2+5Vv11Vv2、v5截止

负载电流（拉电流）

输入端有任一低电平“0”(0.3V)(0.3V)“1”“0”输入有低“0”输出为高“1”

流过E结的电流为正向电流VF5-0.7-0.7

=3.6V5Vv5FR3R5ABCR4R2R1v3v4v2有“0”出“1”全“1”出“0”“与非”逻辑关系00010011101111011001011101011110ABFC“与非”门逻辑状态表F=ABC逻辑表达式：

F&ABC“与非”门有“0”出“1”全“1”出“0”“与非”逻辑关系0001004输入二“与非”门CT74LS202输入四“与非”门

CT74LS004输入二“与非”门CT74LS202输入四“与非”门CT71)电压传输特性：输出电压UO与输入电压Ui的关系。CDE(2)主要参数电压传输特性测试电路01231234Ui/VUO/V&+5VUiUoVVAB1)电压传输特性：输出电压UO与输入电压Ui的关系。CABDE低电平噪声容限电压UNL—保证输出高电平电压不低于额定值90%的条件下所允许叠加在输入低电平电压上的最大噪声（或干扰）电压。UNL=UOFF–UIL允许叠加干扰定量说明门电路抗干扰能力UOFF

UOFF是保证输出为额定高电平的90%时所对应的最大输入低电平电压。0.9UOH输入低电平电压UIL01231234Ui/VUO/V2)开门电平UON和关门电平UOFF

：ABDE低电平噪声容限电压UNL—保证输出高电平电压不低于额输入高电平电压UIHAB高电平噪声容限电压UNH—保证输出低电平电压的条件下所允许叠加在输入高电平电压上的最大噪声（或干扰）电压。UNH=UIH–UON允许叠加干扰定量说明门电路抗干扰能力UON

UON是保证输出为额定低电平时所对应的最小输入高电平电压。DE01231234Ui/VUO/V输入AB高电平噪声容限电压UNH—保证输出低电平电压的条件下ABCDE3）输入低电平噪声容限UOL和输入高电平噪声容限UOH电压传输特性典型值3.6V，2.4V为合格典型值0.3V，0.4V为合格输出高电平电压UOH输出低电平电压UOL输出高电平电压UOH和输出低电平电压UOLUO/V01231234Ui/VABCDE3）输入低电平噪声容限UOL和输入高电平噪声容限U

指一个“与非”门能带同类门的最大数目，它表示带负载的能力。对于TTL“与非”门NO

8。输入高电平电流IIH和输入低电平电流IIL

当某一输入端接高电平，其余输入端接低电平时，流入该输入端的电流，称为高电平输入电流IIH（A）。

当某一输入端接低电平，其余输入端接高电平时，流出该输入端的电流，称为低电平输入电流IIL（mA）。（4）扇出系数NO指一个“与非”门能带同类门的最大数目，它表示带负载的10

当某一输入端接低电平，其余输入端接高电平时，流出该输入端的电流，称为低电平输入电流IIL

（mA）。

若要保证输出为高电平，则对电阻值有限制RIIL<UNL&&F11R10当某一输入端接低电平，其余输入端接高电平时，流出5）平均传输延迟时间tpd50%50%tpd1tpd2TTL的tpd约在10ns~40ns，此值愈小愈好。输入波形ui输出波形uO5）平均传输延迟时间tpd50%50%tpd1tpd22.三态输出TTL“与非”门电路当控制端为高电平“1”时，实现正常的“与非”逻辑关系

F=A•B“1”控制端

VDEv5F

R3R5AB

R4R2R1v3v4v2+5Vv1截止2.三态输出TTL“与非”门电路当控制端为高电平“1”时“0”控制端

VDEv5F

R3R5AB

R4R2R1v3v4v2+5Vv1导通1V1V截止截止当控制端为低电平“0”时，输出F处于开路状态，也称为高阻状态。“0”控制端VDEv5FR3R5ABR4R2R1&FEBA逻辑符号0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意态三态输出“与非”状态表ABEF输出高阻功能表&FEBA逻辑符号0高阻0三态门应用：可实现用一条总线分时传送几个不同的数据或控制信号。“1”“0”“0”如图所示：总线&A1B1E1&A2B2E2&A3B3E3A1

B1三态门应用：可实现用一条总线分时传送几个不同的数据或控制信号有源负载v5F

R3AB

CR2R1v2+5Vv1RLU

&FCBA逻辑符号3.集电极开路的“与非”门电路有源负载v5FR3ABCR2R1v2+5VvOC门的特点：1.输出端可直接驱动负载2.几个输出端可直接相联“1”“0”“0”“0”“0”如：F&CBAKA+24VKA~220&A1B1C1F1&A2B2C2F2&A3B3C3F3URLFOC门的特点：1.输出端可直接驱动负载2.几个输出端可直接相1.CMOS“非”门电路DSGSDG+UDDAFV1V2PMOS管NMOS管CMOS管负载管驱动管(互补对称管)A=“1”时，V1导通，

V2截止，F=“0”A=“0”时，V1截止，

V2导通，F=“1”F=A

二、CMOS集成门电路

1.CMOS“非”门电路DSGSDG+UDDAFV1V2PMDSGSDG+UDDAFV2V4DSGV3SDGV1B

当A，B两个输入全为1时，驱动管V1和V2都导通，电阻很低，而负载管V3和V4不能开启，处于截止状态，电阻很高，故输出F＝0；112.CMOS“与非”门电路DSGSDG+UDDAFV2V4DSGV3SDGV1BDSGSDG+UDDAYV2V4DSGV3SDGV1B

当A，B两个输入有一个或全为0时，串联的驱动管截止，电阻很高，而并联的负载管导通，电阻很低，故输出Y＝1；013.CMOS“与非”门电路DSGSDG+UDDAYV2V4DSGV3SDGV1BDSGSDG+UDDAFV1V4DSGV3SDGV2B3.CMOS“或非”门电路DSGSDG+UDDAFV1V4DSGV3SDGV2B3.C4.CMOS传输门电路UDDuiV1V2CCuO控制极控制极（1）电路（2）工作原理设：10V0V可见ui在0~10V连续变化时，至少有一个管子导通，传输门打开，（相当于开关接通）ui可传输到输出端，即uO=ui，所以COMS传输门可以传输模拟信号，也称为模拟开关。（0~7V）导通（3~10V）导通4.CMOS传输门电路UDDuiV1V2CCuO控制极控制极4.CMOS传输门电路UDDuiV1V2CCuO控制极控制极0V10V可见ui在0~10V连续变化时，两管子均截止，传输门关断，（相当于开关断开）ui不能传输到输出端。（0~10V）截止截止结论：C=“1”(C=“0”)时传输门开通。C=“0”(C=“1”)时传输门关断。（2）工作原理设：4.CMOS传输门电路UDDuiV1V2CCuO控制极控制极4.CMOS传输门电路TGuiuOCC逻辑符号开关电路TGuiuiCC1“1”开通TGuiuiCC1“0”关断4.CMOS传输门电路TGuiuOCC逻辑符号开关电路TGu5.三态输出CMOS门电路当E端为1时，模拟开关TG接通，输出端F和输入端A满足“非”的逻辑关系，即当E端为0时，TG断开，输出端F呈现高阻状态。5.三态输出CMOS门电路当E端为1时，模拟开关TG接通，输三、集成逻辑门电路使用中的

几个实际问题1.TTL门电路与CMOS门电路的性能比较CMOS电路优点(1)静态功耗低（每门只有0.01mW,TTL每门10mW)(2)抗干扰能力强(3)扇出系数大(4)允许电源电压范围宽(3~18V)TTL电路优点(1)速度快(2)抗干扰能力强(3)带负载能力强三、集成逻辑门电路使用中的

一般不允许将多余的输入端悬空1）对“与”门、“与非”门电路，应将多余输入端经一电阻或直接接电源正端；2）对“或”门、“或非”门电路，应将多余输入端接“地”；3）如果前级有足够的驱动能力，也可将多余输入端与信号输入端联在一起。2.门电路多余输入端的处理一般不允许将多余的输入端悬空2.门电路多余输入端的处理3.CMOS门电路与TTL门电路的连接(1)CMOS电路驱动TTL电路3.CMOS门电路与TTL门电路的连接(1)CMOS电路3.CMOS门电路与TTL门电路的连接(2)TTL电路驱动CMOS电路3.CMOS门电路与TTL门电路的连接(2)TTL电4.门电路驱动分立元件电路4.门电路驱动分立元件电路第五节逻辑代数

逻辑代数（又称布尔代数）表示的是逻辑关系，它是分析设计逻辑电路的数学工具。它和普通代数一样也用字母表示变量，但变量的取值只有“0”，“1”，表示两种相互对立的逻辑状态。这是它与普通代数的本质区别。第五节逻辑代数逻辑代数（又称布尔代数）表示

基本运算法则一、逻辑代数运算法则与定律自等律0-1律重叠律还原律互补律交换律基本运算法则一、逻辑代数运算法则与定律自等律0-1律重证:结合律分配律A+1=1

AA=A.证:结合律分配律A+1=1A反演律吸收律（3）A+AB=A（4）（2）（1）A(A+B)=A（5）（6）反演律吸收律（3）A+AB=A（4）（2）（1）二、逻辑函数的表示方法表示方法逻辑式真值表（状态表）逻辑图卡诺图下面举例说明这四种表示方法。例：设有一个3输入变量的奇数判别电路，输入变量用A、B、C

表示，输出变量用F表示。当输入变量中有奇数个1时，F=1；输入变量中有偶数个1时，F=0.二、逻辑函数的表示方法表示方法逻辑式真值表（状态表）逻

1.真值表（状态表）用输入、输出变量的逻辑状态（“1”或“0”）以表格形式来表示逻辑函数。三输入变量有八种组合状态n输入变量有2n种组合状态

0000

A

B

C

F00110101011010011010110011111.真值表（状态表）用输入、输出变量的逻辑状态（“1”2.逻辑表达式取F=“1”(或F=“0”)列逻辑式取F=“1”

用“与”“或”“非”等运算来表达逻辑函数的表达式。由真值表写出逻辑式对应于F=1，若输入变量为“1”，则取输入变量本身(如A)；若输入变量为“0”则取其反变量(如A)。一种组合中，输入变量之间是“与”关系，

0000

A

B

C

F00110101011010011010110011112.逻辑表达式取F=“1”(或F=“0”)列逻辑各组合之间是“或”关系

反之，也可由逻辑式列出真值表。

0000

A

B

C

F0011010101101001101011001111各组合之间反之，也可由逻辑式列出真值表。3.逻辑图FCBA&&&&&&&>1CBA3.逻辑图FCBA&&&&&&&>1CBA三、逻辑函数的化简

由逻辑状态表直接写出的逻辑式及由此画出的逻辑图，一般比较复杂；若经过简化，则可使用较少的逻辑门实现同样的逻辑功能。从而可节省器件，降低成本，提高电路工作的可靠性。

利用逻辑代数变换，可用不同的门电路实现相同的逻辑功能。化简方法公式法卡诺图法三、逻辑函数的化简由逻辑状态表直接写出的逻辑式化简1.逻辑函数的代数化简法(1)并项法(2)吸收法化简化简1.逻辑函数的代数化简法(1)并项法(2)吸收法化简(4)配项法化简(3)削去法消去(4)配项法化简(3)削去法消去化简消去吸收消去消去吸收化简消去吸收消去消去吸收

2.逻辑函数的卡诺图化简法(1)最小项：对于n输入变量有2n种组合,其相应的乘积项也有2n个，则每一个乘积项就称为一个最小项。其特点是每个输入变量均在其中以原变量和反变量形式出现一次，且仅一次。用逻辑代数化简较复杂的逻辑函数时，难以确认化简结果是否是最简式。利用卡诺图化简逻辑函数，不仅方法简单，而且能直接得出逻辑函数的最简表达式。2.逻辑函数的卡诺图化简法(1)最小项：用逻辑代数化简较复m0以三变量A、B、C为例：

输入变量的每一组取值都使一个对应的最小项取值为“1”。ABC000001010011100101110111最小项编号m1m2m3m4m5m6m7最小项编号为最小项对应的二进制数用表示。m0以三变量A、B、C为例：输入变量的每一组取值例1：判断下列哪些是最小项（四变量）是最小项不是最小项例2：F=AB+C例1：判断下列哪些是最小项（四变量）是最小项不是最小项例2：如：三个变量，有8种组合，最小项就是8个，卡诺图也相应有8个小方格。在卡诺图的行和列分别标出变量及其状态。(2)卡诺图:

与变量的最小项对应的按一定规则排列的方格图，每一小方格填入一个最小项。如：三个变量，有8种组合，最小项就是8个，卡诺图也相应有8个卡诺图BA0101二变量BCA0010011110三变量二进制数对应的十进制数编号AB00011110CD00011110四变量任意两个相邻最小项之间只有一个变量改变卡诺图BA0101二变量BCA0010011110三变量二进1)根据状态表画出卡诺图如:ABC00100111101111将输出变量为“1”的填入对应的小方格,为“0”的可不填。

0000

A

B

C

Y00110101011010011010110011111)根据状态表画出卡诺图如:ABC00100111101112)根据逻辑式画出卡诺图ABC00100111101111将逻辑式中的最小项分别用“1”填入对应的小方格。如果逻辑式中最小项不全，可不填。如:注意：如果逻辑式不是由最小项构成，一般应先化为最小项，或按例7方法填写。2)根据逻辑式画出卡诺图ABC00100111101111将(3)用卡诺图化简逻辑函数利用公式将相邻的最小项合并，消去互为反变量的因子。若卡诺图中两个相邻单元均为1，则这两个相邻最小项的和将消去一个变量；若4个相邻单元均为1，则4个相邻最小项的和将消去两个变量。1)将卡诺图中取值为1的相邻小方格圈成“矩形”或“方形”圈，每个圈内1的个数要尽可能多（1可被圈多次），但所圈取1的个数应为

步骤：2)圈的数目应尽可能少。每圈一个新的圈时，必须包含至少一个在已圈过的圈中未出现过的新1，否则得不到最简式。(3)用卡诺图化简逻辑函数利用公式将相邻的最小项合并，消去互ABC00100111101111例3.用卡诺图表示并化简。解：(a)将取值为“1”的相邻小方格圈成圈，(b)所圈取值为“1”的相邻小方格的个数应为2n，(n=0,1,2…)3)对每个圈写成一个乘积项。应保留圈内最小项的相同变量，除去不同的变量。4)写出各乘积项之和为化简结果ABC00100111101111例3.用卡诺图表示并化简。(3)应用卡诺图化简逻辑函数ABC00100111101111解：三个圈最小项分别为：合并最小项写出简化逻辑式卡诺图化简法：保留一个圈内最小项的相同变量，而消去相反变量。(3)应用卡诺图化简逻辑函数ABC00100111101100ABC100111101111解：写出简化逻辑式多余AB00011110CD000111101111相邻例4.应用卡诺图化简逻辑函数(1)(2)00ABC100111101111解：写出简化逻辑式多余AB解：写出简化逻辑式AB00011110CD000111101例5.应用卡诺图化简逻辑函数111111111

含A均填“1”注意：1.圈的个数应最少2.每个“圈”要最大3.每个“圈”至少要包含一个未被圈过的最小项。解：写出简化逻辑式AB00011110CD000111101第六节

组合逻辑电路的分析与设计

组合逻辑电路：任何时刻电路的输出状态只取决于该时刻的输入状态，而与该时刻以前的电路状态无关。组合逻辑电路框图X1XnX2F2F1Fn......组合逻辑电路输入输出第六节组合逻辑电路的分析与设计组合逻辑电路：一、组合逻辑电路的分析(1)由已知的逻辑图，逐级写出逻辑表达式(2)逻辑化简与逻辑变换(3)由化简后的逻辑最简式列真值表(4)依真值表分析电路的逻辑功能已知逻辑电路确定逻辑功能分析步骤：一、组合逻辑电路的分析(1)由已知的逻辑图，逐级写出例1：分析下图的逻辑功能(1)写出逻辑表达式F=F2F3=AABBAB...AB..AB.A..ABBF1.AB&&&&FF3F2..例1：分析下图的逻辑功能(1)写出逻辑表达式F=(2)应用逻辑代数化简F=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..(2)应用逻辑代数化简F=AABB(3)列逻辑状态表ABF001100111001F=AB+AB=AB逻辑式(4)分析逻辑功能输入相同输出为“0”，输入相异输出为“1”，称为“异或”逻辑关系。这种电路称“异或”门。

=1ABF逻辑符号(3)列逻辑状态表ABF001100111001F=(1)写出逻辑式例2：分析下图的逻辑功能.A

B.F=ABAB

.A•B化简&&11.BAF&A

B

=AB+AB(1)写出逻辑式例2：分析下图的逻辑功能.AB.F(2)列逻辑状态表F=AB+AB(3)分析逻辑功能

输入相同输出为“1”,输入相异输出为“0”,称为“判一致电路”(“同或门”)

,可用于判断各输入端的状态是否相同。=AB逻辑式

=1ABF逻辑符号=ABABF001100100111(2)列逻辑状态表F=AB+AB(3)分析逻辑功例3：分析下图的逻辑功能F&&1.BA&C101AA写出逻辑式：=AC+BCF=AC•BC设：C=1封锁打开选通A信号例3：分析下图的逻辑功能F&&1.BA&C101AA写出逻辑BF&&1.BA&C001设：C=0封锁选通B信号打开例3：分析下图的逻辑功能B写出逻辑式：=AC+BCF=AC•BCBF&&1.BA&C001设：C=0封锁选通B信号打开例3二、组合逻辑电路的设计根据逻辑功能要求逻辑电路设计(1)根据给定的逻辑要求列真值表表(2)根据真值表写出逻辑表达式(3)化简逻辑式，并按规定的逻辑门进行变换(4)画出相应的逻辑电路图设计步骤如下：二、组合逻辑电路的设计根据逻辑功能要求逻辑电路设计(1例4：设计三人表决电路,多数人同意，通过；否则不通过。真值表输出为F，多数赞成时是“1”，否则是“0”。

设A、B、C分别表示三人态度:

同意为“1”，不同意为“0”；

根据逻辑要求列状态表例4：设计三人表决电路,多数人同意，通过；否则不通过。真值表(2)由状态表写出逻辑式真值表(3)化简逻辑式可得：或由卡图诺可得相同结果ABC00100111101111(2)由状态表写出逻辑式真值表(3)化简逻辑式可得：(4)根据逻辑表达式画出逻辑图。&1&&ABBCF

若用与或门实现(4)根据逻辑表达式画出逻辑图。&1&&ABBCF&&&&ABCF

若用与非门实现&&&&ABCF若用与非门实现例5:

某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。G1的容量是G2的两倍。如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和G2均需运行。试画出控制G1和G2运行的逻辑图。

设：A、B、C分别表示三个车间的开工状态：

开工为“1”，不开工为“0”；

G1和

G2运行为“1”，不运行为“0”。(1)根据逻辑要求列状态表

首先假设逻辑变量、逻辑函数取“0”、“1”的含义。例5:某工厂有A、B、C三个车间和一个自备电站，站

逻辑要求：如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和G2均需运行。开工“1”不开工“0”运行“1”不运行“0”(1)根据逻辑要求列状态表0111001010001101101001010011100110111000ABC

G1G2逻辑要求：如果一个车间开工，只需G2运行即可满足要求(2)由状态表写出逻辑式ABC00100111101111或由卡图诺可得相同结果(3)化简逻辑式可得：10100101001110011011100001110010ABC

G1

G210001101(2)由状态表写出逻辑式ABC00100111101111(4)用“与非”门构成逻辑电路

由逻辑表达式画出卡诺图，由卡图诺可知，该函数不可化简。ABC00100111101111(4)用“与非”门构成逻辑电路由逻辑表达式画出卡诺(5)画出逻辑图ABCABC&&&&&&&&&G1G2(5)画出逻辑图ABCABC&&&&&&&&&G1G2例6、设医院某科有A、B、C、D共4个监护病房，在护士值班室对应设置4个呼唤指示灯L1、L2、L3、L4。要求当A病房有呼唤时，无论其他病房是否有呼唤，只有L1灯亮；当A病房无呼唤，而B病房有呼唤时，无论C、D病房是否有呼唤，只有L2灯亮；当A、B病房无呼唤，而C病房有呼唤时，无论D病房是否有呼唤，只有L3灯亮；只有当A、B、C病房无呼唤，而D病房有呼唤时，L4灯才亮。试画出满足上述要求的优先照顾病重患者的呼唤逻辑图。解先设A、B、C、D病房有呼唤为1，无呼唤为0。L1、L2、L3、L4呼唤指示灯亮为1，灭为0。例6、设医院某科有A、B、C、D共4个监护病房，在护士值班室ABCDL1L2L3L41ХХХ100001ХХ0100001Х001000010001真值表ABCDL1L2L3L41ХХХ100001ХХ010000一、加法器二进制十进制：0~9十个数码，“逢十进一”。

在数字电路中，常用的组合电路有加法器、编码器、译码器、数据分配器和多路选择器等。下面几节分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。

在数字电路中，为了把电路的两个状态(“1”态和“0”态)与数码对应起来，采用二进制。二进制：0，1两个数码，“逢二进一”。第七节典型的集成组合逻辑电路一、加法器二进制十进制：0~9十个数码，“逢十进一”。加法器:

实现二进制加法运算的电路进位如：0

0

0

0

11+10101010不考虑低位来的进位半加器实现要考虑低位来的进位全加器实现加法器:实现二进制加法运算的电路进位如：0001、半加器

半加：实现两个一位二进制数相加，不考虑来自低位的进位。AB两个输入表示两个同位相加的数两个输出SC表示半加和表示向高位的进位逻辑符号：半加器：COABSC1、半加器半加：实现两个一位二进制数相加，不半加器逻辑状态表A

B

S

C0000011010101101逻辑表达式逻辑图&=1..ABSC半加器逻辑状态表ABSC02、全加器输入Ai表示两个同位相加的数BiCi-1表示低位来的进位输出表示本位和表示向高位的进位CiSi

全加：实现两个一位二进制数相加，且考虑来自低位的进位。逻辑符号：

全加器：AiBiCi-1SiCiCOCI2、全加器输入Ai表示两个同位相加的数BiCi-1表示(1)列逻辑状态表(2)写出逻辑式Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111(1)列逻辑状态表(2)写出逻辑式AiBi逻辑图&=1>1AiCiSiCi-1Bi&&半加器构成的全加器>1BiAiCi-1SiCiCOCO逻辑图&=1>1AiCiSiCi-1Bi&&半加器构成的全加3、多位加法器低位全加器的进位输出CO接到高位的进位输入CI，任意一位的加法运算必须在低一位的运算完成之后才能进行，故称为串行进位。

4位串行进位加法器3、多位加法器低位全加器的进位输出CO接到高位的进位输入CI二、编码器

把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。

n

位二进制代码有2n

种组合，可以表示2n

个信息。

要表示N个信息所需的二进制代码应满足

2nN二、编码器把二进制码按一定规律编排，使每组1、二进制编码器将输入信号编成二进制代码的电路。2n个n位编码器高低电平信号二进制代码1、二进制编码器将输入信号编成二进制代码的电路。2n个n位(1)分析要求：

输入有8个信号，即N=8，根据2n

N的关系，即n=3，即输出为三位二进制代码。例如设计一个编码器，满足以下要求：(1)将I0、I1、…I78个信号编成二进制代码。(2)编码器每次只能对一个信号进行编码，不允许两个或两个以上的信号同时有效。(3)

设输入信号高电平有效。(1)分析要求：例如设计一个编码器，满足以下要求：001011101000010100110111I0I1I2I3I4I5I6I7(2)列编码表：输入输出Y2

Y1

Y000101(3)写出逻辑式并转换成“与非”式Y2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7(3)写出逻辑式并转换成“与非”式Y2=I4+(4)画出逻辑图10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0(4)画出逻辑图10000000111I7I6I5I4将十进制数0~9编成二进制代码的电路2、二–

十进制编码器表示十进制数4位10个编码器高低电平信号二进制代码将十进制数0~9编成二进制代码的电路2、二–十

列编码表：四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示0~9十个数码，最常用的是8421码。000输出输入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD码编码表列编码表：000输出输入Y1Y2Y00(I0)1(

写出逻辑式并化成“或非”门和“与非”门Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7写出逻辑式并化成“或非”门和“与非”门Y3=I8+I画出逻辑图10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0画出逻辑图10000000011101101001&&&>

法二：法二：十键8421码编码器的逻辑图+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K×10S001S12S23S34S45S56S67S78S89S9十键8421码编码器的逻辑图+5V&Y3&Y2&Y1&Y0I

当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。

即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。优先编码器当有两个或两个以上的信号同时输入编码电路，电路只能对CT74LS4147编码器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y31111111111111输入(低电平有效)输出(8421反码)0

011010

0111110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110CT74LS4147编码器功能表I9Y0I8I7I6I5ICT74LS147集成优先编码器(10线-4线)T4147引脚图低电平有效16151413121110912345678CT74LS4147CT74LS147集成优先编码器(10线-4线)T4147引三、译码器和数字显示

译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。1、二进制译码器8个3位译码器二进制代码高低电平信号三、译码器和数字显示译码是编码的反过程，它是将代状态表

例：三位二进制译码器（输出高电平有效）输入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001输出状态表例：三位二进制译码器（输出高电写出逻辑表达式Y0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC写出逻辑表达式Y0=ABCY1=ABCY2=AB逻辑图CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC逻辑图CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y例：利用译码器分时将采样数据送入计算机总线2-4线译码器ABCD三态门三态门三态门三态门译码器工作例：利用译码器分时将采样数据送入计算机总线2-4线译码器AB总线译码器工作工作原理：(以A0A1=00为例)000总线2-4线译码器ABCD三态门三态门三态门三态门脱离总线数据全为“1”总线译码器工作工作原理：(以A0A1=00为例)000总线总线2-4线译码器ABCD三态门三态门三态门三态门译码器工作工作原理：(以A0A1=00为例)000脱离总线数据全为“1”总线2-4线译码器ABCD三态门三态门三态门三态门译码器CT74LS139型译码器(a)外引线排列图；(b)逻辑图(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC109161514131211CT74LS139(b)11111&Y0&Y1&Y2&Y3SA0A1双2/4线译码器A0、A1是输入端Y0~Y3是输出端

S

是使能端CT74LS139型译码器(a)外引线排列图；(b)逻辑

输入

输出SA0A1Y0110000011001101110139功能表Y1Y2Y3111011101110111CT74LS139型译码器双2/4线译码器A0、A1是输入端Y0~Y3是输出端

S

是使能端S=0时译码器工作输出低电平有效输入输出SAT3138(74LS138)的功能表译中为“0”，输出为低电平低电平有效禁止译码译码工作高电平有效T3138(74LS138)的功能表译中为“0”，输出为低电

★构成逻辑函数最小项发生器

如果将一逻辑函数的输入变量加到译码器的译码输入端，则译码器的每一个输出端都对应一个逻辑函数的最小项。

输入变量m0ABCm1m2m3m4m5m6m7★构成逻辑函数最小项发生器如果将一逻辑函数的输入变例1

用译码器T3138(74LS138)实现组合逻辑电路F（A,B,C）=∑m(2,3,6,7)

(2）将函数F转换成最小项表达式(3)利用摩根定律变换将三个控制端按允许译码条件进行处理例1用译码器T3138(74LS138)实现组合逻辑电(4)将A、B、C对应片子输入端A2、A1、A0

,并将2，3，6，7的输出作为与非门输入，便得到逻辑函数F。(4)将A、B、C对应片子输入端A2、A1、A0,并将2例2：试用两片3线－8线译码器74LS138(T3138)组成4线/16线译码器，将输入的4位二进制代码D3D2D1D0译成16个独立的低电平信号Z0～Z15。Y0Y1Y2Y7S2Y374LS138(1)Z5Z0Z6Z1Z7Z3Z2Z4Y4Y5Y6S3S1A0A1A2Y0Y1Y2Y7S2Y374LS138(2)Z13Z8Z14Z9Z15Z11Z10Z12Y4Y5Y6S3S1A0A1A2D0D1D2D3+5v★译码器的扩展例2：试用两片3线－8线译码器74LS138(T3138)组D3=0时，片(1)工作，片(2)禁止D3=1时，片(1)禁止，片(2)工作译出0000～0111八个代码译出1000～1111八个代码D3=0时，片(1)工作，片(2)禁止D3=1时，片(

二-十进制译码器将4位二进制代码输入的BCD码译成十个输出信号。二－十进制译码器74LS42逻辑图2.二-十进制译码器又称4线／10线译码器

二-十进制译码器将4位二进制代码输入的BCD码译成十个输根据逻辑图得到：根据逻辑图得到：

二-十进制译码器74LS42的真值表译中为0拒绝伪码二-十进制译码器74LS42的真值表译中为0拒绝伪码3.

显示译码器

在数字电路中，常常需要把运算结果用十进制数显示出来，这就要用显示译码器。二十进制代码译码器驱动器显示器3.显示译码器在数字电路中，常常需要把运算结果用gfedcba例：共阴极接法a

b

c

d

e

f

g

01100001101101低电平时发光高电平时发光共阳极接法abcgdef+dgfecbagfedcba共阴极接法abcdefg

（1）七段字形数码显示器gfedcba例：共阴极接法abcdQ3Q2Q1Q0agfedcb译码器二十进制代码(共阴极)100101111117个4位Q3Q2Q1Q0agfedcb译码器二(共阴极)10010七段显示译码器状态表gfedcbaQ3Q2Q1Q0a

b

c

d

efg00001111