状态机设计总结

状态机设计简介状态机的设计被广泛地用于时序控制逻辑中，它是许多数字系统的核心。状态机可以应付众多应用场合的需求，覆盖宽范围的性能和复杂度；例如微处理器与VLSI外围接口的低级别控制，常规微处理器中的总线裁决和时序产生，定制的位片微处理器，数据加密和解密，传输协议等。通常在设计周期中，控制逻辑的细节安排在最后处理，因为系统需求的改变和特征的增强会对其造成影响。对于控制逻辑设计，可编程逻辑是一个很宽松的解决方案，因为它允许简单的修改而不必扰乱PCB板布局。其灵活性提供了在不影响市场化时间的前提下，允许设计改动的机会。大多数带寄存器的PAL器件应用都是需要使用状态机设计技术的时序控制逻辑。随着技术的发展，新的高速、高性能的器件不断出现，它们简化了状态机设计的任务。对于状态机设计，宽范围的不同功能与性能的解决方案是可行的。在本次讨论中，我们将检验状态机执行的功能，它们在多种器件中的实现，以及它们的选择。什么是状态机？状态机是一个以有序的方式，遍历预定的状态序列的数字设备。状态是在电路的不同部分，测量到的一组数值。一个简单状态机可以由以下几部分构成：基于PAL器件的组合逻辑，输出寄存器和状态寄存器。这样一个序列发生器中的状态由状态寄存器和/或输出寄存器中所存储的值来决定。状态机的通用形式可以用图1所示的设备来描述。除了这一设备的输入和输出，状态机还有两个必需的组成元件：组合逻辑和存储器（寄存器）。这类似于前面所讨论的带寄存器的记数器设计，它们本质上就是简单的状态机。存储器用来存储状态机的状态，组合逻辑可以看成两个截然不同的功能模块：下一状态解码器和输出解码器（图2）。当输出解码器产生实际的输出时，下一状态解码器决定状态机的下一状态。尽管它们执行截然不同的两个功能，但是它们通常被组合成如图1所示的组合逻辑阵列。状态机的基本操作有两部分：<!—[if!supportLists]-->1、状态机遍历状态序列，下一状态解码器基于当前状态和输入条件来决定下一状态。<!—[endif]—><!--[if!supportLists]-->2、状态机提供基于状态转换的输出信号序列，

输出解码器基于当前状态和当前输入条件来决定输出。<!—[endif]-->用输入信号决定下一状态也被称为分支。除了分支，复杂序列发生器提供循环的能力和子程序。从一个状态到另一个状态的转换被称为控制定序，决定下一状态所需的逻辑被称为转换函数（图2）。在决定输出的进程中，输入信号的使用决定了状态机的类型。有两种被广泛知道的状态机，Mealy和Moore（图3）。Moore型状态机的输出只是当前状态的函数。而对于更为普遍的Mealy型状态机，输出是状态和输入信号的函数。所需的逻辑被称为输出函数。无论哪种类型，控制定序都取决于状态和输入信号。多数实际的状态机是依赖于时钟信号来触发状态转换的同步时序电路。单个时钟被连接到所有状态和输出边沿触发器，允许在时钟上升沿处发生状态转换。异步状态机也是可能的，它利用组合逻辑的传输延迟来完成状态机的存储功能。这样的状态机容易出故障，难以设计，很少被使用，在我们的讨论中，只着重于时序状态机。<!—[if!supportEmptyParas]-->图1简单状态机的功能块框图图2状态机，带独立的输出和下一状态解码器图3两种标准状态机的模型状态机应用状态机适用于很多系统控制应用领域。下面举个应用的例子，讨论一下状态机是怎样被应用的。在数字信号处理（DSP）的应用中，状态机不需要复杂微处理器的处理就可以提供高速高效的函数。对于简单的算法，例如快速傅立叶变换的算法，状态机可以控制相乘和相加的向量组。对于复杂的DSP操作，可编程DSP芯片更佳。另外，可编程DSP方案不太可能得到和专用硬件方案一样快的速度。再考虑视频控制器的例子。它使用各种次序和长度的记数器来产生用于扫描的地址。不是用实际的计数器来实现它们，而是用状态机的转换来实现该序列。除了节约成本外，这种方法还有一个优点，就是释放了微处理器的资源，计数配置被设置或初始化后就不需要微处理器的管理了。在外围控制中，简单的状态机会非常有效。例如RLL(run-length-limited)代码。编码和解码都可以被翻译成状态机，状态机可以在连续的数据流被读出时对其进行检查，并产生输出数据。工业控制和机器人提供了更广泛的领域来使用简单的控制函数。如定位机器人的手臂，简单的决策，三角函数计算这样的任务,通常不需要微处理器用堆栈和指针进行的高功耗操作，只需要一个可以存储有限多个状态并允许在各种条件下的简单分支的器件。数据的解码和编码遇到了对大量媒体进行编码解码时相类似的问题，因为只有这儿不要求所制的图表很明显。对于这样的问题，带安全位的可编程状态机是最理想的解决方案，因为存储器是内部编程的，不会被使用这个系统的人所访问。所执行的功能控制器执行的所有系统设计功能都可分为归类到以下的状态机功能：<!--[if!supportLists]-->・仲裁<!--[endif]--><!--[if!supportLists]-->・事件监视<!--[endif]--><!--[if!supportLists]-->・多条件的测试<!--[endif]--><!--[if!supportLists]-->・时序延时<!--[endif]--><!--[if!supportLists]-->・控制信号的产生<!--[endif]-->稍后我们会以一个设计实例来显示在设计状态机时，这些功能是如何被使用的。状态机理论我们来简要分析一下所有时序逻辑系统的原理，有限状态机或简单状态机。数字系统中，输出取决于过去的输入和当前状态的那部分可被定义为状态机。其历史可用其内部状态值来概括。当有新的输入时，FSM依据该输入和当前状态，会产生一个输出，FSM因此而转入下一状态。这个新的状态同样依据该输入和当前状态。图2显示了FSM的结构。内部状态存储在一个标为“Memory”的模块中。如前所述，需要两个组合函数：转换函数，产生下一状态的值；输出函数，产生状态机输出。状态图表示如图4所示，FSM的行为可以以图形的方式来说明。这被称为状态图，或状态转换图，每个椭圆代表一个状态，每个箭头代表状态间的一次转换。引起转换的输入被显示在各自转换箭头的附近。图4状态机图示图5显示了控制定序的状态转换图。直接控制定序需要一个以状态A到状态B的无条件转移，相似的，条件控制定序显示了根据输入信号II来决定状态C到状态D还是状态E的条件转换。图5控制定序对于Moore型状态机，输出的产生是用带状态的输出(圆圈)的方法表示，如图6。类似的，对于Mealy型状态机，输出的产生是用输出赋值到转换(箭头)的方法表示，如图4。有关Mealy或Moore输出产生的更多细节将在后面给出。图6输出的产生对于这种表示法，当有效的输入或输出信号同时出现在同一箭头附近时，输入输出区分不清。解决的方法通常是在输入个输出之间加一条斜线(图4和图6)。有时，采用一个附加的引脚列表来说明逻辑极性和输入输出。如图4所示的状态转换图写出了引起转换的输入值，如果取而代之以转换，用布尔表达式定义输入组合或引起该转换的组合，该状态转换图会更加紧凑。举个例子，如图7所示，一些转换用带输入START、XI和X2的机制来显示。在状态1和2的转换中，输入XI和X2被忽略，因而不出现在转换图中。这样节约了空间，使得其功能更显而易见。图7带记忆功能的状态转换图该方法不小心就会出这样的问题。如图8所示的状态转换，这里有三组输入组合，(IO,I1,I2,I3)={1011},{1101}和{1111}，使得(/IO*/I2+I3)和(I0*I1+I0*I2)都为真。因为转换到两种下一状态是不可能的，所以这里就出现了错误。因此必须保证这些输入组合不出现，或修改转换条件。在本例中，修改(I0*I1+I0*I2)为(I0*I1+I0*I2)*/I3就可以解决这个问题。状态转换表格表示第二种状态机表示法是如表1所示的状态转换表格形式。顶部列出所有可能的输入组合和内部状态。每行给出下一状态和下一输出，因而，该表格指定了转换函数和输出函数。然而这种类型的表格不适用于定义实际的状态机，因为实际的状态机有大量的输入，而每个输入组合就占用表格的一行。举个例子，10个输入的状态机需要1024行。表1状态转换表当前状态输入下一状态产生的输出S0-SnI0一ImS0-Sn00-Op流程图另一种流行的表示法是流程图，状态用矩形框来表示，可选的状态转换用菱形框中的字符串来决定。该单元可能有多个入口，但通常只有一个出口。写在矩形状态框内的状态名作为第一个入口。任何Moore输出表示都写在下面的状态框中，没有寄存的状态前面加一个插入符号（’）。而状态代码赋值，如果已知的，就写在状态框的右上方。决策框是菱形或六边形框，其中包含输入信号和逻辑表达式。分别标识了0和1的两个出口，通向另一个决策框、状态框或Mealy输出。卵圆形被用作Mealy型状态机的输出。插入符号O后面跟的状态表示没有寄存。所有这些框都被用来适应大量的输出信号。这些符号的使用如图9所示。每个路径通过决策框后，从一种状态转换到另一种状态，定义输入变量的组合或组合集。一条路径不必包括所有的输入变量,因此它适应〃忽略〃。这些决策树会比表达法更占空间，但是在许多实际情况中，状态机控制器只测试每个状态的输入变量的很小的子集。并且，决策链通常会反映出设计者所考虑的控制器的行为。特别需要注意的是，这些测试在FSM中并不顺序运行，而是被FSM状态转换逻辑并发进行。转换说明的这种方法，其好处在于可以避免图8中所示的问题。因为一个路径不可能被分支来定义两个状态路径，所以不会出现这种冲突。由于可以定义多重的下一状态，因此不存在冲突危险，可以使用更多的复杂决策，使得流程图表示法更加紧凑。表达式可以被测试，如图10a所示，或多个分支可以从一个译码框引出，如图IOb所示。在第二种情形中，把二进制输入组排列成矢量，对该矢量的不同值进行分支都很方便。对于状态机的三种表示方法：状态图，状态表和流程图，因为它们都描述相同的硬件结构，所以它们是等价的，可以互换。每种表示方法都有它特别的优势。虽然状态转换图最流行，但是因为转换条件被直接记录在转换箭头上，在状态转换要依靠很多输入的情况时，它就会遇到复杂性的问题。尽管任务繁重，但是状态表允许设计者紧密控制信号逻辑。当每个状态少于十个，每个状态有多至两到三个的输入或输入表达式要测试时，所遇到的问题对于流程图就很方便了。对于较大的问题，它们就显得笨拙了。一旦状态机被定义，它就必须在一个设备上实现。然后，软件包就被用在该设备上实现设计。它的任务是将状态机描述转换为转换函数和输出函数。软件包还解释特定设备结构的变量和限制，以提供一个统一的用户接口。一些软件包可以接受这三种不同的状态机表示法，直接作为设计输入。然而，最普遍的设计方法是把这三种不同的状态机状态表示法转换成一种简单的文本描述。虽然语法多样化，但文本会被大多数软件包接受。因为最流行的状态机表示法是状态机转换表示法。在后面的讨论中，我们都使用它。转换表格和流程图表示法非常相似。图9流程图表示法图10使用流程图状态机类型：Mealy&Moore为了使状态机的表示法清晰，我们现在返回到图1所示的通用序列发生器模型，图11对其进行了标识，以显示当前状态（PS）、下一个状态（NS）和输出（OB,0A）。下面我们来举例说明Mealy型状态机和Moore型状态机是如何被实现的，基于多数序列发生器设备为下一状态和输出解码函数提供单个组合逻辑阵列。序列发生器有四种使用方法，其中两种实现Moore型状态机，两种实现Mealy型状态机。首先，让我们来看看Mealy型状态机的构成。图12给出了Mealy型状态机的标准形式。图11所标识的信号，表明寄存器和输出已被使用。寄存器输出（PS）被反馈到阵列中，并且定义当前状态。组合逻辑实现转换函数，它产生下一状态触发器的输入（NS）；和输出函数，它可以产生状态机输出（OB）。这是异步的状态机形式。图11FSM的通用模型图12异步Mealy型状态机的形式图13显示了另一种Mealy型状态机的形式。其输出通过一个附加的输出寄存器（OA），因此不立刻回应输入变化。这是同步的Mealy型状态机形式。图13同步Mealy型状态机的形式图14给出了标准的Moore型状态机的形式。其输出OB只依靠当前的状态PS。这是异步Moore型状态机的形式。同步Moore型状态机的形式，如图15所示。在这种情况下，组合逻辑可以假定是单一功能，则输出OB可以直接和当前状态PS一起产生。虽然这些形式都已经分别介绍过了，但是假设设备中存在所需路径，单个序列发生器也可以体现出组合它们的机制。在同步Moore型状态机的形式中，输出发生的状态是它们在状态转换图中被命名时的状态。类似的，在异步Moore型状态机和Mealy型状态机的形式中，输出发生在它们被命名的状态，但是由于输出解码器的传输延时的关系，稍有延迟。这是因为它们是该状态的组合函数（Mealy型状态机中，是该状态和输入的组合函数）。图14异步Moore型状态机的形式OA图15异步Moore型状态机的形式然而，同步Mealy型状态机是不同的。它的输出不发生在它被命名的那个状态，因为它要首先进入另外一个寄存器。因此它出现在下一个状态中，也就是延迟了一个时钟周期。图16在状态转换图中显示了状态转换的所有可能性。图16标识不同输出类型的状态图对于表示方法，Moore型状态机输出时常被放置在状态椭圆中，而Mealy型状态机的输出被放置在激活它们的路径或箭头附件。Mealy型状态机和Moore型状态机的关系，同步和异步的状态输出都显示在图17中。

设备选择的考虑对于为设计选择正确的状态机设备，有三个主要标准:<!--[if!supportLists]-->・ 输入/输出的数目<!—[endif]--><!—[if!supportLists]—>-输入/输出灵活性<!—[endif]—><!—[if!supportLists]—>-输出寄存器的数目<!—[endif]—><!――[if!supportLists]――>・ 速度<!一[endif]――><!--[if!supportLists]-->・ 智能/功能性<!—[endif]--><!—[if!supportLists]<!—[if!supportLists]—>—<!—[if!supportLists]—>—乘积项的数目<!--[endif]—>触发器的类型<!--[endif]—><!—[if!supportLists]<!—[if!supportLists]—>—状态寄存器的数目<!—[endif]—>I/O的数目输入、输出和I/O引脚的数目决定了状态机可以取样或产生的信号。时序和速度序列发生器设计的时序考虑类似于那些带寄存器的逻辑设计。一个系统的时钟周期形成评估控制函数行为的基本核心。大致上，所有的输入和输出函数的指定都与正沿相关。带寄存器的输出在经过时间间隔t（时钟到输出的传输延时）CO后有效。异步的输出需要一个附加的传输延迟（t）才有效。PD基于电路操作的可靠性考虑，所有触发器输入必须在下一个有效时钟边沿到来之前稳定一段时间，该时间为触发器的最小建立时间（t）。如果其中的一个S输入在临界之后改变，那么将错误地存储下一状态或同步输出，电路可能会发生故障。为了避免这种情况，时钟周期（t）必须远大于触发器的建立时间和时钟P到输出的传输时间的总和（t+t）。这就决定了电路的最小周期以及由此而得SCO出的最大周期频率。如果违背以上规定，系统可能出现亚稳态和错误操作。时序关系如图18所示。每个周期内都有两个区域：稳定区域，当所有的信号都稳定时；转换区域，当机器正处于状态转换，而且信号不稳定时。在有效时钟沿到来时，触发器基于其输入来装载新的状态值。图17状态机时序框图图18最大操作频率的时序框图在这之后，当前状态和输出触发器的输出将开始改变到它们的新值。稍等片刻，最慢的触发器输出将稳定在其新值上。此时忽略输入的变化，状态寄存器的变化会引起结合逻辑开始为触发器的异步输入和输出产生新的值。如果逻辑的传输延迟是t，那么稳定时间的开始时间等于t的最大值和t的和。PD CO PD异步输入异步状态机的输入时序通常超出设计者的控制或者是随机的，就像是传感器或键盘输入，或者它们有可能来自另一个同步系统，该系统有一个不相关的时钟。无论哪种情况，都不能对输入到达或不到达的时间做出假设。这个事实引起可靠性问题，该问题不能被完全消除，只能减小到合理的水平。图19显示了两种可能的转换：从状态S1（代码00）要么返回到它本身，要么转换到S2状态。究竟执行哪种转换取决于与时钟异步的输入变量A。状态位B1和B2的转换函数逻辑包括这项输入。变量A可能出现在时钟周期的任何部分。为了保证触发器的正确运行，1和B2的逻辑必须正确地在时钟到来前保持稳定。输入应该在时钟到来前稳定t（建立时间），在时钟到来之后稳定t（保持时间）。S H如果输入在这个范围内改变，那么两个触发器可能不改变，从而导致序列跳到状态01或者10,这两者都是未作定义的转换。这个类型的错误行为被称作是输入竞争。图19异步输入级联竞争该问题的解决办法是改变状态赋值，以便只有一个状态变量依赖于异步输入.。因此，11代码一定是被转换成01或10。现在，由于唯一的非同步触发器输入，要么输入及时地发生引起转换，要么就不发生，也任何转换。对于迟来的输入，如果输入维持足够长的时间，机器将晚回应一个周期，以提供充足的输入时间。但是仍然有输入变化违反内部触发器的建立时间，驱动其进入亚稳态的可能性。这种情况可能引起系统故障，它只能被最小化，但不能消除。当输出依赖于一个异步输入时，也会出现相同的问题。如果不对状态机设计进行严格的约束，几乎没办法处理异步输入。唯一解决输入任意性的方法就是将它们转换成同步输入，如图20所示，分配触发器给每个输入。这些同步触发器被序列发生器时钟同步，还可能是序列发生器自己的内部触发器。这种方法并不简单，但是能显著地减少亚稳态情况的发生机会。功能性不同设备之间的功能性难以比较，因为不同设备的结构是有联系的。一个设备中寄存器的数目决定了可能的状态组合的数目。然而，不是所有可能的状态组合都是必然有用的，因为可能有其他设备约束。一个设备中寄存器的数目给我们提供了有效状态的概念。其他功能性的测量包括乘积项的数目和触发器的类型。在这些测量中，一个设备可能比另一个强，但总的来说