计算机组成原理课后答案白中英立体化

11 0和1数据量，逻辑断力强。 主要设计思想是：采用程序的方式，编制好的程序和数据存放在同一器中，计算机可以在无人干预的情况下自动完成逐条取出指令和执行指令的任务；在机器，指令和数据均以二进制码表示,指令在器中按执行顺序存放。主要组成部分有：:运器所有单元的总数称为器的容量。每个单元都有，称为单元 半导体器称为内存，容量更大的磁盘器和光盘器称为外存，内存和外存共同用来保存二进制数据。运算器和控制器合在一起称为处理器，简称CPU，它用来控制计算机及进行算术逻辑运算。适配器是设备与主机联系的桥梁，它的作用相当于一个转换器，使主机和设备并行协调地工作。 计算机的系统包括系统程序和应用程序。系统程序用来简化程序设计，简化使用方编程序；为了进一步实现程序自动化和便于程序交流，使不熟悉具体计算机的人也能很通过编译系统产生编译程序，也可通过解释系统进行解释执行；随着计算机技术的日益发展，人们又创造出操作系统；随着计算机在信息处理、检索及各种管理系统中应用的发展，要求大量处理某些数据，建立和检索大量的表格，于是产生了数据库管理系级，它由操作系统实现；第四级是汇编语言级，它给程序提供一种符号形式语言， 因为任何操作可以由来实现，也可以由硬件来实现；任何指令的执行可以由硬件完成，也可以由来完成。实现这种转化的媒介是与硬件的逻辑等价性。 应用计算机是借助计算机为实现特定的信息系统功能段。在计算机系统的层次结构221．（1）35[35][35]补[35]（3）127[127][127][127]（4）1[1][1][1]2．[x]a0（1）a00,x0,也满足xa1→a6（2）a01,x0,要满足x0.5,a1a01,a11,a2→a6-0.5=-0.1(2)=-0.100000=1,（1）x0,a00,a1→a63 [x]x=a0（2）x0,x只需-x0.5,x[x]x,0.5]补即[-x]a0*a1*a2a61a0*a1*a2a6a0a1a2a6a0a111,a2→a601（但不是“字长32位浮点数，阶码8位，用移码表示，尾数23位，用补码表示，基为2 E=Ms0,M11…1（111111111 E=Ms1,M00…0（1 正最 E=11…1，M=11…1，Ms=8 227 即：正最 E=00…0，M=100…0，Ms=8 21 负最 E=00…0，M=011…1，Ms=8 212) 2)

E=11…1，M=00…0，Ms822即2271 7 ,4 2即：22（0的负数）即：22(2[22 2) [221(1),22(212)IEEE75432x (1)s×（1M）×2E（1）27/64=0.011011=1.1011×2E=-2+127=125=0111最后表示为：0S=M=10110000000000000000（2）-27/64=-0.011011=1.1011×2E=-2+127=125=0111最后表示为：1S=M=10110000000000000000[x]补=0011011[y]补=00[x]00[y]+0000(2)x]补=0011011[y]补=11[x]00[y]+1100（3）[x]补=1101010y]补=11[x]00[y]+0011（1）[x]补=00 [-y]补=00[x]00[-y]+0001（2）[x]补=00 [-y]补=11[x]00[-y]+1111 5[x]00[-y]+00[x]00[-y]+00017．（1）用原码阵列乘法器：[x]原=011011[y]原=1因符号位单独考虑，|x|=110111101111111 [x×y]原=1[x]补=011011[y]补=1|x|=110111101111111 1 0 110 116 [x×y]补=1(2)[x]原=111111[y]原=1因符号位单独考虑，|x|=111111111111011 1 [x×y]原=0[x]补=100001[y]补=1|x|=111111111111011 1 1 111 117 [x×y]补=08．(1)[x]原=[x]补=0 [-∣y∣]补=1X0 1111001左移1+[|y|] 0010001左移1 1000011左移0 1100111左移0+[|y|] 0101101左移0+[|y|] 0111001+[|y|] 0余数0[x÷y]原=1.11000x÷y=0 [∣x∣]补=0 [-∣y∣]补=1X0 11100108左移1+[|y|] 0111101左移1+[|y|] 0010011左移1 1001101左移0 1000001左移0 1101001+[|y|] 0余数0x÷y=09．(1)x2-011*0.100101,y2-010*(-0.011110)[x]浮=11101,0.100101[y]浮11110,-Ex-Ey= [x]浮 00.010010+11.1000111.110100 阶 - - 00.010010 00.0111100110000 (2)x=2-101*(-0.010110),y=2- [x]浮11011,-[y]浮9x+y=1.010010*2=2*-Ex-Ey= =[x]浮 11.11010+00.0101100.00101规格化处理 阶x+y= -

11.11010+11.1010111.01111 阶 x-y=- -10．(1)Ex=0011,Mx=0.110100Ey=0100,My=0.100100Ez=Ex+Ey=0111 1101*0.100规格化 Ex=1110,Mx=Ey=0011,My=Ez=Ex-Ey=1110 1011[Mx]补=00.011010[My]00.111100,My]011000100010110

0.110110*2-

4CiAiBiAiCi1BiCiAiBi(AiBi)CiiBiiBi(AiBi1C1=G1+P1C0C2=G2+P2C1其中：G1G2=P1A1⊕B1（A1＋B1也对P2=C3=G3=P3=C4=G4=P4=C1=C2=C3= C4=12．(1)74181C4=Cn+4= G+PC0C00位进位其中，G=y3+y2x3+y1x2x3+y0x1x2x3，P=x0x1x2x3，所以C5=C6=y5+x5C5=T”1.5TC0，由最低位传送至C6需经一个反相器、两级“与或非”门，故产生C0的最长延迟时间为T+2*1.5T=最长求和时间应从施加操作数到ALU算起：第一片74181有3级“与或非”门（产x0y0Cn+4）7418122级“与或非”门（进位链），第74181求和逻辑（1级与或非门和1级半加器，设其延迟时间为t0=3*1.5T+2T+2*1.5T+1.5T+3T=13XiYiSi’，进位为Ci+1’，校正后所得的余三码和数为Si，进位为Ci+1，则有：Xi=Xi3Xi2Xi1Xi0Yi=Yi3Yi2Yi1Yi0Si’=Si3’Si2’Si1’Si0’

十进校

二进加Xi3 Xi2 Xi1 Xi0Ci+11时，SiCi+10时，Si

Si=AiBiCi+AiBiCi+AiBiCi+“ 15．设计思想：电路由三部分构成：ALU完成定点加减法运算和逻辑运算，的阵列乘法器完成乘法运算，的阵列除法器完成除法操作。逻辑图可参考主图2.7和图2.9。41操作可以单独设计电路实现，也可以将被加数强制为＋1利用加减法器实现；传送操作可以利用加减法器实现，第二加数强制为0；逻辑乘和取反操作可设计单独的逻辑运算电路，用与门和反相器实现；取补电路单独设计，参见主图2.6；乘法操作可单独设计高速乘法器，电路参见主图2.7。74181S3～S0MS2～S0三根信号，主表2.5（功能表中的算术运算和逻辑运算相应进行简化，去除冗余操作和可替代操作：000:001:010:011:100:A加101:A减B110:A111:其中，000～011为四种逻辑运算，100～111为四种算术运算。根据功能表可以很容易地设&1(1)220*8

4M字1024K*512K*

2*481位地址作选2624(3)主存共需DRAM为：4×32=128(片每个内存条有32片DRAM，容量为16M×64位，需24根地址线(A23~A0)完成内存条内单元寻址。一共有4块内存条，采用2根地址线(A25~A24)，通过2：4译(1)根据题意，总容量为64KB，故地址总线需16位。现使用16K*8位DRAM，共需16片。本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个器，其组成逻辑图，其中使用一片2：4译。(2)根据已知条件，CPU在1us内至少访存一次，而整个器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行1us假定16K*1位的DRAM用128*128矩阵元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128=15.6us，可取刷新信号周期15us。 2：4 1024K* 128K*

32 (1)2/2=4（块(2/2)×(64位/8位)=32（片 3:8译如果选择一个行地址进行刷新，刷新地址为A0-A8，因此这一行上的2048个元同8ms5128ms512次刷新操作的集中刷新方式，或按8ms/512=15.5us刷新一次的异步刷新方式。 所设计的器单元数为1M，字长为32，故地址长度为20位（A19~A0），所用存256K1618位（A17~A0）。由此可用位并联方式与地址串联方式相结合的方法组成组成整个器，共8片RAM，并使用一片2：4译。其器结构。

CS

~CS

D31−D16(高16位

CS CS CS CSW/

W/CS CS CS CSW/6.（1）1616128K＝217178

D15−D0(低16位

数

译

7.(1)小组译使用3：8RAM1~RAM5各用两片8K*8的位并联连

3:8译顺序器和交叉器连续读出m=8个字的信息总量都是q64位*8512顺序器和交叉器连续读出8个字所需的时间分别是t1=mT=8*100ns=8*10-t2T 1)100ns7*50ns450ns4.5*107顺序器和交叉器的带宽分别是W1q/t1512(8*10764107[位W2q/t2512(4.5*107)113.8107[位cache中H NNcN

2420

r cache/e

e r r

*100% 6 6)*

*100%平均时间TaTa

h*tc+(1-h)*tm=tat tth c5040T，总线传送周期为τ(1)t=(T+5τ+6t0)*80=80T+400τ+480(2)t=(T+7τ+8t0)*60=60T+420τ+48016707位。777

—3.(1)RROP26=644.(1)双字长二地址指令，用于器。操作码字段可指定64种操作(2)RS型指令，一个操作数在通用寄存器（16个）(3)有效地址可通过变址寻址求得，即有效地址等于变址寄存器（16个）内容加上位移(2)23=8(3)24=167.4062664M字，则设寻址模式（X）2位，格式如下：31262524 X00X01DX=10变址寻址有效地址E=(RX)＋D（可寻址64M个单元X=11相对寻址有效地址E=（PC）＋D（可寻址64M个单元 RX为变址寄存器（32位），PC为程序计数器（32位）8.(1)506位，42 X=X=X=X=

寄存器寻址方式。D416寄存器间接寻址方式。D416个通用寄存器。E=RX)。立即寻址方式。D字段给出24位立即数。直接寻址方式。D24位内存地址。ED(2)寻址模式字段变成3位，可以支持的寻址方式。可增加相对寻址方式，其有效地址E=PC+D；还可使用内存间接寻址，此时有效地址E=（D）。16个通用寄存器占4位，64种操作占6位，剩下22位用于器地址 采用R为基址寄存器寻址，地址＝（R）＋D当基址最大，D也是最大的时候，寻址能力最大而寄存器是32位的，故最大空间是232＋222=4GB＋4MB4.9295位。设这些指令支持立即寻址、寄存器基址寻址等9种寻址方式。并设计算机字长为32位：

(4)STO

PC0,G,R/W=RDR0,G,R20,G,ARiR10,G,R/W (R3),R0M-

R30,G,R/W=RDR0,G,R0i R

T1，T2，T3T1T2T3=400ns，所以主脉冲源的频率应为f T

5MHz的逻辑电路图与时序信号关系图。根据时序信号关系，T1，T2，T3三个节拍脉冲的逻辑表T1C1*C T2C T3T1用与门实现，T2T3C2的QC1Q端加非门实现，其目的在于保持信号输出时延时间的一致性并与环形脉冲发生器。 R

DQDQ QQDQQDQQDDQDQQQDQQDQQDQQ (80*31)M=S3=

964字8S2=A+B+H+D+E+F+GS1=A+B+F+GC= 经分析，（d,i,j）和（e,f,h）可分别组成两个小组或两个字段，然后进行译码，可得六a,b,c,g四个微命令信号可进行直接控制，其整个控制字段组成如10101111P11IR6、IR5P21C转移

SD

D7

D(1)C，DALUA，BC，D外，其余7个寄存器都双向接到单总线上。移位

1 1 取取源操取目的送回继指令地

测(1)449512单元。微命令字段则是（48-4-=35对应上述微指令格式的微程序控制器逻辑框图。其中微地址寄存器对应下地址字，P字段即为判别测试字段，控制字段即为微命令字段，后两部分组成微指令寄OP码、各种状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位数，从而实现微指令寄存器 状态条…地址译 微地址寄存 地址转控制P

…(1)max{i}22

空间 1234 1516171819 1 34

1234123412341234

时间0t1t2t3t4t5t6t7t8 t19H (K

(5 1)*100

8.33*106/S

(K

20*205

空间 空间

1234567I1I2I3I4

时间T图 I2I3I4 IFI1I2I3I41234567

时间T图8544I32I12证：设n条指令，K级流水，每次流水时间τ Tp=Kτ+(n−1)τHp Ts=Hs n

K(n-

Kn

K n n=1时

1n>1Ts>Tp，故流水线有更高吞吐

取/

WW 译码译码I1I2I2I3I4I5I6I6执行I1I2I2I3I5I4I3I6I3写回I1I2II4I6 的信息传送都通过这组总线。其结构。单总线的优点是允许I/O设备之间或I/OCPUCPU干预信息的交换。

…CPU总线，系统总线和高速总线彼此相连，各…(1)简化了硬件的设计。从硬件的角度看，面向总线是由总线接口代替了专门的I/O接口，由总线规范给出了传输线和信号的规定，并对器、I/O设备和CPU如何挂在总线上都作了具体的规定，所以，面向总线的微型计算机设计只要按照这些规定制作CPU插件、器插件以及I/O插件等，将它们连入总线即可工作，而不必考虑总线的详细操能充仅仅要总线一些新件插件机的位置往有严系统更新性能好。因为CPU、器、I/O接口等都是按总线规约挂到总线上的，因而 “A”ASCII41H01000001B，10；“8”38H00111000B，11停起数数数数数数数数校停起数数数数数数数数校停止始据据据据据据据据验止始据据据据据据据据验止位0123456 0123456设备 设备 RinRout信号有效时，锁Rout信号无效时，设

D 裁 设备接口 设备接口 设备接口… 器设备接口 设备接口 设备接口 仲裁总线ABi竞

设备竞

设备竞接其它13.总线周期用于对内存读写，I/O总线周期对接口中的端口进行读写PCIHOST桥、PCI/LAGACY总线桥、PCI/PCIPCI总线体系结构中一条总线的地址空间到另一条总线的地址空间上，从而使系统中任意一个总线主设CPU的需要出现在总线上。由上可见，以桥连接实现的PCI总线结构具有很好的扩充分布式仲裁不需要仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。仲裁总线ABi竞

设备竞

设备竞接其它地址 地数据 数认DrT1/fDr＝T/D=D×1/ｆ＝8B×70=PCI总线：是一种不依附于某个具体处理器的局部总线，支持10种外设，并能在高时钟频率下保持高性能。总线时钟频率为33.3MHz/66MHz，最大数据传输速率133MB/s，CPU32位（5V）/64位（3.3V），能自动识别外设。总线具有与处理器和器子系统完全并行操作的能力，具有隐含的仲裁系统，采用多路复用方式（地址线和数据线）64位寻址，InfiniBand标准：针对处理器和智能I/O设备之间数据流而一种新体系结构，用于PCIInfiniBand结构将允许服务器提供更高的带宽和可扩展能力，并增强了设备扩充的灵活性。InfiniBand允许服务器，器，其他网络设备接入到一个由开关和链路组成的开关网带，可连接多达64000个服务器，1024*1024*8*

tBtstl，读写一块信息的传输时间为tm，则tB=假设磁盘以每秒r转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/秒。n，因而一旦读写头定位在该块始端，就能在tmnrN)秒的时tl是磁盘旋转半周的时间，tl=（1/2r）tBts

[秒185000B/4000转/

2775B/2775B/2*220*2775=7．(1)275*12288*4=最密度D1按最小磁道半径R1计算（R1=115mm）：D1=12288字节/2πR1=17字节/mmD2R2R2=R1+（275÷5）=115+55=D212288字节2πR211.5

*12288600KB/

*2

*1000台 柱面(磁道) 盘面(磁头) 扇区445121660

*

2

*1000Dr96

480KB/9．(1)D

128000字节/ 2m/

64000字节t 128000/秒

lv*t2m/s*

sL0.014m l

19867故磁带器有效容量19867块*1K19867K10．(1)磁盘内径为：9英寸-54内层磁道周长为2R2*3.14*531.4英1000位/英寸*31.43.14*104位磁盘有100道/英寸*5英寸=500道盘片组总容量：20*500*3.14*1043.14*1083143.14*1041MB/3.925*103B/

267s16020/分 /500*10-3)*2+4*10-3]*1000=(2)[(30*10-3+5*10- /1000*10-3)*2+4*10-3]*1000(1)容量从大到小依次为：活动头磁盘器，MO磁盘，CD-ROM器，主存，周期从大到小依次为：CD-ROM器，MO磁盘，活动头磁盘器，主存，(2)可构成如下的多级体系寄存器 主 MO磁盘和CD-ROM (3)CPUCPUCPU与外存之间不存在直接的数据通路，CPU硬盘和光盘时都需要先将信息调入主存。13．刷新器是用来一图像信息以不断提供刷新图像的信号。其容量由图像分辨1024*1024*24bit=14．(1)1024*768*3=2.25MB(2)1024*768*3B*72/s=162MB/s组织设备和内存进行数据传输；控制设备；选择；数组多路；字节多ABBIM30ADGT1=t1+t2+t3+t4+tAT2=t1+t2+t3+t4+tDT3=TT1+T2+T33*(t1+t2+t3+