存储器和阵列结构设计

1、关于存储器和阵列结构设计第1页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 2本章重点存储器的分类和结构只读、非易失性及读写存储器的数据存储单元外围电路灵敏放大器、译码器、驱动器和时序产生器存储器设计中的功耗和可靠性问题第2页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 312.1 引言密集的数据存储电路是数字电路或系统设计者的主要考虑之一将存储单元组成大的阵列，这可以使外围电路的开销最小并增加存储密度本章的意义在于它应用了大量前几章中介绍过的电路技术存储器设计可以看成一个高性能、高密度和低功耗电路的设计实例第3页，共62页，

2、2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 412.1.1 存储器分类时序参数读出时间/写入时间/读周期/写周期第4页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 5半导体存储器分类Read-Write MemoryNon-VolatileRead-WriteMemoryRead-Only MemoryEPROME2PROMFLASHRandomAccessNon-RandomAccessSRAM DRAMMask-ProgrammedProgrammable (PROM)FIFOShift RegisterCAMLIFO第5页，共62

3、页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 612.1.2 存储器总体结构和单元模块Word 0Word 1Word 2WordN22WordN21StoragecellM bitsM bitsN wordsS0S1S2SN22A0A1AK21K5log2NSN21Word 0Word 1Word 2WordN22WordN21StoragecellS0Input-Output(M bits)Intuitive architecture for N x M memoryToo many select signals:N words = N select signal

4、sK = log2NDecoder reduces the number of select signalsInput-Output(M bits)Decoder第6页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 7存储阵列Problem: ASPECT RATIO or HEIGHT WIDTHAmplify swing torail-to-rail amplitudeSelects appropriateword第7页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 8层次化的存储结构优点：1、本地字线和位线的长度较短2、快地

5、址只用来激活被寻址的块节省功耗第8页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 9Subglobal row decoderGlobal row decoderSubglobal row decoderBlock 30Block 31128 K Array Block 0Block 1ClockgeneratorCS, WEbufferI/ObufferY-addressbufferX-addressbufferx1/x4controllerZ-addressbufferX-addressbufferPredecoder and block selector

6、Bit line loadTransfer gateColumn decoderSense amplifier and write driverLocal row decoderHirose90 例12.2 层次化的存储结构第9页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 10CAM存储器支持3种工作模式：读、写和匹配第10页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 11存储器时序DRAM 时序多路分时寻址技术SRAM 时序自定时技术第11页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计.

7、1212.2 存储器内核只读存储器NOR ROM / NAND ROM非易失性读写存储器EPROM / EEPROM / Flash读写存储器SRAM / DRAM第12页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 1312.2.1 只读存储器工作原理 优缺点比较WLBLWLBL1WLBLWLBLWLBL0VDDWLBLGND二极管ROMMOS ROM1MOS ROM2图12.9 ROM的1和0单元的不同实现方式第13页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 14思考题12.1 MOS NOR ROM阵列确定图12.1

8、0的ROM中存放在地址0、1、2和3处的数据值注意：图中如何使电源线在相邻单元之间共享而减少了它们的用量WL0VDDBL0WL1WL2WL3VbiasBL1Pull-down loadsBL2BL3VDD第14页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 15思考题12.2 MOS NOR ROM存储器阵列确定图12.11的ROM中存放在地址0、1、2和3处的数据值WL0GNDBL0WL1WL2WL3VDDBL1Pull-up devicesBL2BL3GND第15页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 16ROM存

9、储器编程存储单元和上拉晶体管尺寸的问题噪声容限换取性能ACTIVE和CONTACT编程方式的比较Cell注意在布线GND信号时采用了扩散区PolysiliconMetal1DiffusionMetal1 on Diffusion第16页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 17单元的大部分面积用于位线接触和接地连接解决方案：采用不同的存储器结构 未被选中的行，字线全部为高电平 WL0WL1WL2WL3VDDPull-up devicesBL3BL2BL1BL0思考题12.31 MOS NAND ROM确定图12.13的ROM中存放在地址0、1、2和3处

10、的数据值第17页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 18NAND结构的主要优点(a) 采用Metal-1层编程 (b) 采用降低阈值注入CellPolysiliconMetal1DiffusionMetal1 on Diffusion第18页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 19思考题12.3 NOR和NAND ROM的电压摆幅假设图12.12和图12.14中的版图采用我们标准的0.25m CMOS工艺实现， 确定PMOS上拉器件的尺寸使最坏情况下VOL1.5V(VDD=2.5V)。这相当于字线摆幅为1V

11、。确定88和512512阵列的值1. NOR ROM因为每次最多只有一个晶体管可以导通，所以VOL的值与阵列尺寸无关，也与阵列编程无关。所要求的PMOS器件的尺寸(W/L)p=5.242. NAND ROM由于是串联链， VOL的值与存储器尺寸(行数)及编程都有关对于(88)阵列：=0.49对于(512512)阵列：=0.0077所以，NAND ROM很少用于8行或16行以上的阵列中第19页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 20思考题12.4 字线和位线的寄生参数考虑512512阵列的情形1. NOR ROM 字线寄生参数 线电容和栅电容 线电阻(

12、多晶硅) 位线寄生参数 电阻不起作用(铝线) 漏电容和栅漏电容ROM的瞬态性能瞬态响应的定义存储阵列的大部分延时来自互连寄生参数VDDCbitrwordcwordWLBL第20页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 212. NAND ROM 字线寄生参数 同 NOR ROM 位线寄生参数 串联晶体管链的电阻 漏/源和整个栅电容VDDCLrwordcwordcbitrbitWLBL第21页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 22例12.5 一个512512 NOR ROM的传播延时1. 含有M个单元的分布rc

13、线的字线延时 tword = 0.38(rwordcword)M2 = 0.38(17.5(0.049+0.75)fF)5122 = 1.4ns2. 对于位线，它的响应时间取决于翻转方向。假设有一个(0.5/0.25)下拉器件和一个(1.3125/0.25)上拉晶体管 Cbit = 512(0.8+0.009)fF = 0.46pF tHL = 0.69(13k/2|31k/5.25)0.46pF = 0.98ns tHL = 0.69(31k/5.25)0.46pF = 1.87ns说明：字线延时起主要作用。它几乎全部来自多晶线的大电阻利用计算数据和等效模型，可以推导出存储器内核及其部件的传

14、播延时的估计值解决字线延时问题从两端驱动地址线和采用金属旁路线仔细分割存储器成许多尺寸合适的子块以均衡字线和位线的延时第22页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 23例12.6 一个512512 NAND ROM的传播延时1. 字线延时与NOR的情况相似 tword = 0.38(rwordcword)M2 = 0.38(15(0.049+0.56)fF)5122 = 1.3ns2. 关于位线延时，最坏情况发生在当整个一列除一个单元以外都存放0并且最下面的晶体管导通时。(忽略上拉晶体管的影响) tHL = 0.388.7k0.85fF5112=0.7

15、3s tLH = 0.69(31k/0.0077)(5110.85fF) = 1.2s说明：这些延时在大多数情况下显然是不能接受的。把存储器分割成较小的模块似乎是唯一合理的选择第23页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 24功耗与预充电的存储阵列 NAND和NOR结构继承了伪NMOS门的所有缺点：有比逻辑VOL是由上拉和下拉器件的尺寸比决定的静态功耗当输出为低电平时，在电源轨线之间存在静态电流通路例12.7 NOR ROM的静态功耗考虑(512512)NOR ROM的情况。可以合理地假设平均有50的输出是低电平。假设静态电流大约等于0.21mA(输出

16、电压为1.5V时)。这意味着在没有任何操作时，总静态功耗为(512/2)0.21mA2.5V=0.14W第24页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 25解决方案：采用预充电逻辑WL0GNDBL0WL1WL2WL3VDDBL1Precharge devicesBL2BL3GND prePMOS预充电器件的尺寸可以按需要设计得较大，而时钟的设计变得更加困难第25页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 2612.2.2 非易失性读写存储器浮栅晶体管多了一个额外的多晶硅条插在栅和沟道之间，因而称为浮栅Floating

17、 gateSourceSubstrateGateDrainn+n+_ptoxtoxGSD器件截面图 电路符号第26页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 27它的阈值电压是可编程的0 V5 V0 VDS5 V2.5 V5 VDS20 V10 V5 V20 VDS雪崩注入移去编程电压后电荷仍被捕获编程形成了较高的阈值VT由于浮栅为SiO2所包围，而SiO2是一个极好的绝缘体，所以被捕获的电荷可以在浮栅上存放许多年，即使在电源电压被移去之后也是如此，这就是易失性存储的机理第27页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计.

18、 28可擦除可编程只读存储器(EPROM)优点结构简单、密度极高、可以低成本来生产大容量存储器缺点擦除过程慢、有限的耐久性、编程过程功耗很大擦除过程必须在“系统外”进行第28页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 29电擦除可编程只读存储器(EEPROM)Floating gateSourceSubstratepGateDrainn1n12030 nm10 nm-10 V10 VIVGDWLBLVDD第29页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 30快闪电擦除可编程只读存储器(Flash)应用最普遍的非易失性存

19、储器结构是EPROM和EEPROM方法的组合一次擦除许多存储单元Flash概念的来源Control gateerasurep-substrateFloating gateThin tunneling oxiden1sourcen1drainprogramming第30页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 31NOR Flash 存储器的基本操作A. 擦除操作第31页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 32NOR Flash 存储器的基本操作B. 写操作第32页，共62页，2022年，5月20日，21点30分

20、，星期三存储器和阵列结构设计. 33NOR Flash 存储器的基本操作C. 读操作第33页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 34非易失性存储器的新趋势多位存储的非易失性存储器FRAMMRAM非易失性读写存储器小结第34页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 3512.2.3 读写存储器(RAM)静态随机存取存储器(SRAM)WLBLVDDM5M6M4M1M2M3BLQQ第35页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 36例题12.8 CMOS SRAM读操作WLBL

21、VDDM5M6M4M1VDDVDDVDDBLQ= 1Q= 0CbitCbit第36页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 37000.20.40.60.811.20.5Voltage rise V11.21.52Cell Ratio (CR)2.53Voltage Rise (V)CMOS SRAM 分析(读操作)第37页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 38例题12.9 CMOS SRAM写操作BL= 1BL= 0Q= 0Q= 1M1M4M5M6VDDVDDWL第38页，共62页，2022年，5月20日，

22、21点30分，星期三存储器和阵列结构设计. 39CMOS SRAM 分析(写操作)第39页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 40SRAM单元的性能VDDGNDQQWLBLBLM1M3M4M2M5M6六管CMOS SRAM存储器单元的版图第40页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 41M3RLRLVDDWLQQM1M2M4BLBL电阻负载SRAM单元(四管CMOS SRAM）第41页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 42动态随机存取存储器(DRAM)WWLBL1

23、M1XM3M2CSBL2RWLVDDVDD2VTDVVDD2VTBL2BL1XRWLWWL三管动态存储单元第42页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 43BL2BL1GNDRWLWWLM3M2M1三管动态存储单元的版图例子第43页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 44单管动态存储单元第44页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 45DV(1)V(1)V(0)tVPREVBLSense amp activatedWord line activated敏感放大器操作读

24、操作期间的位线电压波形第45页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 46M1wordlineDiffusedbit linePolysilicongatePolysiliconplateCapacitorMetal word linePolySiO2Field Oxiden+n+Inversion layerinduced byplate biasPoly采用多晶硅扩散电容作为存储节点的1T DRAM单元A. 截面图 B.版图第46页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 47先进的1T DRAM存储单元Cell

25、 Plate SiCapacitor InsulatorStorage Node Poly2nd Field OxideRefilling PolySi SubstrateCapacitor dielectric layerCell plateWord lineInsulating LayerIsolationTransfer gateStorage electrodeA. 沟槽电容单元 B. 堆叠电容单元第47页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 4812.2.4 按内容寻址或相联存储器(CAM)除存储数据外，它还能有效地将所有存储数据与新输入的数

26、据进行比较CAMBitWordBitCAMBitBitCAMWordWired-NOR Match LineMatchM1M2M7M6M4M5M8M9M3intSWordCAMBitBitS9管CAM单元第48页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 49Address DecoderHit LogicCAMARRAYInput DriversTagHitAddressSRAMARRAYSense Amps / Input DriversDataR/W例12.11 相联存储器在高速缓存中的应用第49页，共62页，2022年，5月20日，21点30分，星期

27、三存储器和阵列结构设计. 5012.6 存储器设计的实例研究12.6.1 可编程逻辑阵列GNDGNDGNDGNDGNDGNDGNDVDDX0X0X1f0f1X1X2X2AND-planeOR-planeVDD图12.74 伪NMOS PLA第50页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 51GNDGNDVDDANDAND-planeOR-planeANDX0X0X1X1X2X2VDDORORf0f1图12.75 PLA的动态实现第51页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 52tpretevalDummy AND rowDummy AND rowORANDORANDANDA. 时钟信号 B. 时序产生电路图12.76 自定时动态PLA时钟信号的产生第52页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 5312.6.2 4Mb SRAM图12.77 分级字线选择技术第53页，共62页，2022年，5月20日，21点30分，星期三存储器和阵列结构设计. 54Bit-lineloadBlockselectATDBEQLocalWLMemory cellI/O lineI/OB/TCDSense amplifierCDCDI/OB/TA. 灵敏放大器第