毕业论文-基于0.18um工艺的CMOS七进制同步加法计数器设计与实现

1、大连东软信息学院本科毕业设计（论文）论文题目论文题目：基于0.18um工艺的CMOS七进制同步加法计数器设计与实现 系 所： 电子工程系 专 业：电子信息工程（集成电路设计与系统方向） 学生姓名： 学生学号： 指导教师： 导师职称： 讲师 完成日期： 2014年4月28日 大连东软信息学院Dalian Neusoft University of Information大连东软信息学院毕业设计（论文） 摘要 IV基于0.18um工艺的CMOS七进制同步加法计数器设计与实现摘要随着数字集成电路的高速发展，加法计数越来越多运用在各种数字电路产品中，随着集成电路技术的不断创新，各种各样的加法计数器已经

2、运用到各行各业中来。进入21世纪我们国家和国外在加法计数器上有着越来越多的合作，由于加法计数器在数码产品比重很高，加法计数器的发展也给数字电路发展带来的机遇。并已被运用到各种电子系统之中，其性能直接影响电路及系统的整体性能。加法计数器是数字系统中应用最广泛的时序逻辑部件之一，所谓计数器就是计冲的个数。本文设计的是一种七进制加法计数器的版图设计，采用JK触发器构成的加法计数器实现七进制加法循环计数功能。本文采用全定制的设计方法，全部使用人工布线来完成，全定制ASIC是利用集成电路的最基本设计方法，对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局。该方法尤其

3、适用于数字电路设计。最后，采用Hspice和Calibre软件进行前后仿真和版图的绘制工作，并进行版图的DRC和LVS验证。然后进行前后仿真的对比，修改版图的尺寸，进一步优化版图。关键词：计数器，版图设计，设计规则检查大连东软信息学院毕业设计（论文） AbstractThe Design and Implementation of Synchronous Addition Counter Based on 0.18um CMOSAbstractWith the rapid development of digital integrated circuit,the addition counte

4、r is widely used in all products of digital circuits,with the continuous innovation of integrated circuit technology,all kinds of addition counter has been applied to all kinds of careers.In 21 century,our country has more and more cooperation with other countries,since the addition counter has a ve

5、ry high proportion in digital products,the development of addition counter also brings opportunities to the development of digital circuit.And it Has been applied to various electronic system, its performance directly affects the overall performance of the circuit and system.The addition counter is

6、one of the most widely used temporal logic components in a digital system,what so-called counter is the number of pulses.In this theory shows the layout design of a seven decimal addition counter, achieving seven hexadecimal addition cycle counting function by using JK triggers.This paper uses full

7、custom design method,which use the basic design method,all components in integrated circuitswere Seiko secret agents.Full custom design can achieve the minimum area, optimal layout. The method is particularly suitable for digital circuit design.Finally, simulation by using Hspice and layout by using

8、 calibre software, and verify the layout by doing DRC and LVS test. Comparison of the results of simulation, and modify the layout size, and further optimize the layout.Key words: Counter, Layout Design, Design Rule Check大连东软信息学院毕业设计（论文） 目录目录 TOC o 1-3 u 摘要 PAGEREF _Toc387741072 h IAbstract PAGEREF

9、_Toc387741073 h II第1章绪论 PAGEREF _Toc387741074 h 11.1 集成电路的发展 PAGEREF _Toc387741075 h 11.1.1 我国集成电路发展状况 PAGEREF _Toc387741076 h 11.1.2 欧美集成电路产业发展情况 PAGEREF _Toc387741077 h 21.2 集成电路的相关概念和特点 PAGEREF _Toc387741078 h 31.2.1 集成电路概念 PAGEREF _Toc387741079 h 31.2.2 集成电路的主要特点 PAGEREF _Toc387741080 h 3第2章关键技术

10、介绍 PAGEREF _Toc387741081 h 42.1 论文研究的内容 PAGEREF _Toc387741082 h 42.2 加法计数器的分类及运用 PAGEREF _Toc387741083 h 42.2.1 加法计数器的分类 PAGEREF _Toc387741084 h 42.2.2 加法计数器的运用 PAGEREF _Toc387741085 h 52.3 设计规则及整体布局 PAGEREF _Toc387741086 h 52.4 专用集成电路电路设计分类 PAGEREF _Toc387741087 h 62.4.1 全定制集成电路设计 PAGEREF _Toc38774

11、1088 h 62.4.2 半定制集成电路设计 PAGEREF _Toc387741089 h 6第3章系统需求分析 PAGEREF _Toc387741090 h 73.1 同步七进制加法计数器逻辑图设计流程 PAGEREF _Toc387741091 h 73.2 晶体管JK触发器的原理图 PAGEREF _Toc387741092 h 83.3 系统仿真及版图设计软件介绍 PAGEREF _Toc387741093 h 93.3.1 Hspice软件简介 PAGEREF _Toc387741094 h 93.3.2 Calibre软件简介 PAGEREF _Toc387741095 h

12、9第4章系统设计 PAGEREF _Toc387741096 h 114.1 JK触发器及加法计数器原理图设计及分析 PAGEREF _Toc387741097 h 114.2 网表书写及前仿真 PAGEREF _Toc387741098 h 114.3 JK触发器前仿真波形图及网表 PAGEREF _Toc387741099 h 12第5章版图设计 PAGEREF _Toc387741100 h 155.1 版图设计规则 PAGEREF _Toc387741101 h 155.2 同步七进制加法计数器版图设计 PAGEREF _Toc387741102 h 165.3 JK触发器和加法计数器

13、版图设计 PAGEREF _Toc387741103 h 17第6章七进制加法计数器版图验证及后仿真 PAGEREF _Toc387741104 h 196.1 版图DRC验证 PAGEREF _Toc387741105 h 196.2 版图LVS验证 PAGEREF _Toc387741106 h 236.3 版图PEX PAGEREF _Toc387741107 h 276.4 JK触发器和加法计数器后仿真 PAGEREF _Toc387741108 h 296.4.1 JK触发器后仿真 PAGEREF _Toc387741109 h 296.4.2 加法计数器后仿真 PAGEREF _T

14、oc387741110 h 31第7章结论 PAGEREF _Toc387741111 h 32参考文献 PAGEREF _Toc387741112 h 33致谢 PAGEREF _Toc387741113 h 34附录A PAGEREF _Toc387741114 h 35附录B PAGEREF _Toc387741115 h 36大连东软信息学院毕业设计（论文）- 第1章绪论1.1集成电路的发展目前我们国家已经迅速成为电子产品的主要生产国之一，全球对集成电路产品需求量的迅速增长非常惊人，我们国家在电子产品的供应能力上明显不足。快速发展中国的集成电路产业，已经成为了政府以后产业政策发展方向。

15、自2000年6月以来，国务院下发了鼓励软件产业和集成电路产业发展的若干政策，来引导、鼓励资金投入、引进先进技术和培训集成电路相关人才。如今集成路产业的发展越来越快，使得不同电子信息产业学科得到了迅速的发展，同时影响着各行各业。在当今经济基础上，集成电路产业在发展的同时已经运用在通信、航天等相关电子产业中。在集成度上，要求集成电路设计者在设计的同时考虑功耗，空间尺寸等，在这些方面向设计者提出了艰难的要求。在当今世界范围内，集成电路设计都进行设计方面的交流，使得集成电路设计向着多元化的方面发展，同时也引领着世界集成电路产业的变化。今天，版图相关设计是在不断变化的环境中进行设计的。软件设计工具和不同

16、定制的设计方法，计算机设计平台，工具厂商、客户等，以及我们设计人员面对的市场上的竞争压力，随着设计方法的优化这一切都在逐年变化。设计方法的变化已使集成电路这一行业已经成为设计人员感兴趣的电子行业，制作优质版图的基本概念是基于电学特和物理特性，这一理念是永远不改变的。1.1.1我国集成电路发展状况 目前，我们国家的集成电路相关行业正处在高速发展的黄金时期，集成电路的相关设计、制造和封装测试技术都面临着极大的发展机遇。集成电路在器件的特征尺寸上将从目前的深亚微米工艺进入纳米量级工艺设计，同时将子系统以至整个集成系统集成在一个芯片上已经得到了验证。我国集成电路相关产业发展的平均速度得到了快速发展。虽

17、然国际上集成电路相关产业存在周期性变化规律，但自2000年以来，中国集成电路相关产业的发展保持着平均超过40%的增长速率，远远高出大约10%的世界平均水平。我国集成电路相关产业结构的变化，同时给我国在集成电路产品设计、工艺技术和材料等，给自主研发带来了前所为有的发展良机。自“十五”以来，我国集成电路制造相关产业在国家战略政策上的激励下得到了高速发展，随着引进先进的生产线的投产，激活了包括芯片设计、封装测试等，行成了我国整个集成电路相关产业链，拉动我国集成电路产业的持续发展。近年来我国集成电路取得了很多喜人的成果，以上海宏力半导体、华虹等一大批微电子制造企业。同时以海思半导体、珠海炬力、大唐微电

18、子等一批企业为代表的集成电路设计企业迅速发展。未来我国集成电路相关产业发展以及对外贸展望前景，目前我国集成电路相关产业的发展和国内市场对集成电路产品的需求，与发达国家的水平仍存在很大的差距。我国集成电子相关产业，近年来以大约三倍GDP速度快速增长。由于国内市场需求强劲拉动和产业自身的快速发展，使得我国集成电路前景十分喜人。1.1.2欧美集成电路产业发展情况由于集成电路对我们生活的重要性，深知半导体相关产业对不同国家战略意义，增强每个国家半导体技术的竞争力，在这方面的不断投入庞大的人力、物力资源等，所以集成电路相关产业的发展速度非常惊人。在上个世纪70年代，英特尔的主要创始人摩尔就提出了非常著名

19、的摩尔定律，即集成电路上可容纳的晶体管数目，约每18个月会翻一倍，性能将提升一倍。摩尔定律阐述了半导体芯片上的集成电路发展趋势，成为数十年来指导集成电路技术发展的法则。集成电路的集成度越密集，就要求在同一块半导体上放置很多的元件，如果半导体晶圆直径越大，说明集成电路的集成度发展水平越高。上个世纪60年代初期，国际上设计出的集成电路产品，每个硅片上集成的晶体管大约为100个；1967年集成度达到了1000个晶体管，标志着大规模集成的到来；到1976年，集成度已经发展到一个芯片上可集成晶体管数大约为1万个；上世纪80年代以来，一块硅片上集成几万个晶体管的大规模集成电路技能已经成熟，并且正在向超大规

20、模集成电路发展前进。目前，市场上出现的第五代的产品，在大约50平方毫米的硅芯片上，集成度的已经到了200万个管子以上。半导体晶圆的直径也从之前的4英寸、5英寸、6英寸、12英寸等规格，发展到45英寸甚至更大规格。在欧美发达国家，集成电路相关核心的电子信息产业在国内生产总值占的比重越来越高，已经成为发达国家战略支柱产业。集成电路广泛地应用到国民经济和社会的不同领域，对我们的生活产生着深远的变化，在发达国家集成电路已经影响着各国经济发展和国家电子信息安全的重要因素。目前国际上把集成电路分为：大规模集成电路（LSI）、超大规模集成电路（VLSI）、特大规模集成电路（ULSI）、极大规模集成电路（GL

21、SI）技术称之为“掌握世界的钥匙”，谁掌握了集成电路技能，谁就控制着世界。1.2集成电路的相关概念和特点1.2.1集成电路概念集成电路：运用特定的版图工艺，把具有电器属性的器件（如晶体管、二极管、电阻、电容和电感等）进行现布局布线互连，将其制作在半导体硅晶片或其它介质基片上，然后将其封装在一个管壳内，形成具有特定电路功能的微型结构。具有电器属性的器在结构上形成了一个系统，由于元器件尺寸所占面积小使得整个电路系统的体积大大缩小，而且其所引出引脚线和焊接点的数目得到了减少，加快了集成电路在微小型化、低功耗率和高可靠性方面上的发展。1.2.2集成电路的主要特点(1)具有非常低的静态功耗。在电源电压V

22、CC=5V时，集成电路的静态功耗小于100mW。(2)具有非常高的输入阻抗。正常工作的CMOS集成电路，其输入保护二极管处于反偏状态，直流输入阻抗大于100M。(3)宽的电源电压范围。CMOS集成电路标准4000B/4500B系列产品的电源电压为318V。(4)扇出能力强。在低频工作时，一个输出端可驱动CMOS器件50个以上输入端。(5)抗干扰能力强。CMOS集成电路的电压噪声容限可达电源电压值的45%，且高电平和低电平的噪声容限值基本相等。(6)逻辑摆幅大。CMOS电路在空载时，输出高电平VOHVCC-0.05V，输出低电平V0L0.05V。大连东软信息学院毕业设计（论文）第2章关键技术介绍

23、2.1论文研究的内容随便电子产品的日益增加，计数器作为一种电子产品，早已广泛应用于各种商店、超市。计数器随着供应量的增多、用户使用方便度日益更新，从又大有重到又小又轻，从复杂的模拟电路到一块几厘米的单片机，从简单的加减乘除运算到乘方、开方运算，指数、对数、三角函数、反三角函数的计算不断的变化着。现今，市面上已经出现了使用太阳能电池的计算器，使用ASIC设计的计算器。轻便化、小型化、智能化已经成为计算器未来的法杖方向。本课前期主要研同步七进制加法计数器的工作原理，分析其工作过程。通过对原理分析能够了解计数器加深了解。经过前期的仿真及分析后，后期对其进行版图设计及DRC验证等。本论文主要将讨论JK

24、触发器版图设计，因为IC的速度很高、功耗很小，所以对传输门，与门等CMOS版图设计的一些技术和技巧，目前最先进工艺的（0.13um以下）设计和制造仍然在欧美和日本。国内仍是0.25um，0.35um工艺水平为主，在工艺越来越小，集成度越来越大的芯片系统中，连线延时对电路的影响已等同于单元延迟，甚至已经是关系到整个设计的成败，所以在布局布线中，了解连线模型对于实现整个芯片的功能也是很重要的，本设计运用0.18um工艺进行JK触发器版图设计。2.2加法计数器的分类及运用2.2.1加法计数器的分类 (1)按计数增减趋势分类递增计数器： 每来一个计数脉冲，触发器组成的状态就按二进制代码规律增加。这种计

25、数器有时又称加法计数器。递减计数器： 每来一个计数脉冲，触发器组成的状态就按二进制代码规律增加。这种计数器有时又称减法计数器。双向计数器： 又称可逆计数器，计数规律可按递增规律，也可按递减规律，由控制端决定。 (2)按进位模数来分类模2计数器：进位模数为2n的计数器均称为模2计数器。其中n为触发器级数。非模2计数器：进位模数非2n，用得较多的的如十进制计数器。2.2.2加法计数器的运用实际使用的计数器一般不需要我们自己用单个触发器来构成，因为有许多TTL和CMLS专用集成计数器芯片可供选用。掌握计数器芯片型号、功能及正确使用是重要 的，能从皓月、资料或相关网页的电子文档上读懂新产品的符号、型号

26、、及功能表等 有关参数，进而能灵活也应用是要掌握的一项基本技能。2.3设计规则及整体布局集成电路的制造必然受到工艺技术水平的限制，受到器件物理参数的限制，设计者在保证芯片的正确功能以及提高芯片在量产的产品率，这就要求设计者在版图设计过程中时一定要遵循版图设计规则。版图设计规则是由不同版图厂直接提供。版图设计者和版图工艺之间的接口版图设计规则，版图工艺的实现基本的要求是合理的设计规则。版图设计规则一般包括不同层的最小尺寸宽度（width），不同层、同层之间的最小尺寸间距（space）等。一个芯片系统整体的版图布局布线将影响到芯片的不同电器功能，在版图的设计的过程中，关键在于系统的布局布线。例如规

27、划好布局布线，优化整体芯片面积，优化一些重要的高速信号线（signal routing）和电源线（power routing）。以下几个方面是版图设计者要考虑的重点:(1) 端口（pin）的负载版图设计这必须知道那些端口（pin）链接到那些子模块，并且链接到输入、输出端口引脚。合理设计这些输入、输出端口引脚的布局能够使得布线更加合理，达到减少负载的效果。(2) 单元的布局和节点的连线（macro cell placement and net routing）对于一些非常敏感的，时钟的节点单元，必须将这些单元用一些其他的单元隔离开，而且要确保这些信号线优先布局连线，通常这些连接线尽可能的短，减少

28、延时。(3) 功能模块的规划（block shape plan）为了达到面积的最小，整体的功耗，尽可能的优化单元的形状，以确保整个芯片面积最小，功耗最小。(4) 金属线的方向（direction of metal lines）0.180.25um 的工艺一般都有6层左右的金属线，这规划好的各层金属线的走线和在各个单元模块中使用非常关键。2.4专用集成电路电路设计分类2.4.1全定制集成电路设计全定制设计适用于对芯片设计质量本身有着最严格的要求，对芯片布局布线后的最小面积要求，以及布局后不同信号的最小延迟，能够达到设计者设计的最终结果, 对于不同的设计来说，其设计周期将直接影响芯片的总体价格，同

29、时也影响着设计成本，周期越长所付出的代价也越高。全定制设计方法主要通过人工来完成相应的布局布线, 借助计算机完成一系列的版图设计，通过计算机绘制版图和完成相关规则验证。设计完版图后对于版图中每一小部分，版图设计者将进行规则的反复的比较、修改、优化。对于不同元器件来说，使其版图尺寸得到最佳，和版图拓扑图进行对比，进一步优化得到最合理的布局布线。对于不同信号怕走线，要找到它们的欧拉路径。想要达到精益求精，需要对版图进行不断优化，使得每个元器件的内部连线能够最合理、最佳。在得到芯片版图获得最佳功能、性能的同时，芯片面积优化越小将大大降低芯片的设计、生产成本，由于价格低而迅速占领集成电路市场。一般来说

30、模拟电路的设计比较复杂，因模拟电路相对于数字电路设计而言，它本身设计只适宜于采用全定制设计方法。对于相对简单、小规模集成电路有特定批量的专用集成电路，对于设计者即使有能及设计的情况下，也建议采用全定制设计方法，它能够提供给我们一个更好的设计平台。全定制版图设计方法，要求设计者根据提供的CAD系统，完成版图检查和验证等功能。由于设计者在版图设计过程中不可避免地会人为的造成版图规则上的某些错误,设计者需要通过相关自动的CAD工具加以验证并修改。相关版图验证工具：设计规则检查（DRC）、电气规则检查（ERC）、电路图与版图一致性检查（LVS） 等等。2.4.2半定制集成电路设计半定制集成电路设计方法

31、又分成基于标准单元的设计方法和基于标准逻辑门阵列库的设计方法。基于标准单元库的设计方法是，进版图设计前，首先进行标准单元库设计，然后将设计好的单元化分为标准单元库的逻辑单元库，例如与门，或门，与非门、锁存器，反向器，异或门，触发器等，设计者将其按照特定的设计规则进行排列，专用集成电路（ASIC）就是由标准的单元库和大型单元库组成同。半定制版图设计主要适合于开发周期短，低成本、低投资、风险小的小批量数字电路设计。第3章系统需求分析3.1同步七进制加法计数器逻辑图设计流程数字电路的时序设计，首先是根据给定的特定逻辑功能，进行设计其逻辑电路。设计相关步骤为：a.首先拟定原始状态表或状态迁移图：把设计

32、电路的一般文字描述变成电路输入，输出和状态关系的说明，在此基础上，拟定原始状态表或状态图。b.状态简化：原始状态中可能有有多余的状态，可用状态简化的方法将其消去，以得到最小状态表。c.状态分配：根据最小化状态表的状态数目，确定构成电路的触发器数目。d.确定激励函数和输出函数：根据状态表确定。七进制加法计数器拟定的状态表和激励表如表3.1所示(低电平复位)。表3.1同步七进制加法计数器状态表Q2Q1Q0Q2n+1Q1n+1Q0n+1J2=K2J1=K1J0=K000000100100101001101001100101110011110010100110111001111011100111100

33、0111由上述表可求出方程：J0=K0=1，J1 = K1= Q0，J2 = K2= Q0 Q1据方程得知我们所使用JK触发器的连接方式，其中根据J2 = K2= Q0 Q1可知道本电路需要用到一个与门电路，但因为与门电路要使用6个MOS管，而或非门只需4个MOS管，为了使用版图布线简单，我们把与门替换成或非门，并把两个输入端改成。当计数到“111”的时候计数器进行进位，输出C_out=1。根据输入输出方程得出七进制加法计数器的逻辑图如图3.1所示。图3.1 同步七进制加法计数器逻辑图逻辑图端口描述 ：输入控制信号： RESET，实现同步清零。 输入时钟信号： CLK 输出信号：Q0、Q1、Q

34、2输出进位端 C_out。3.2晶体管JK触发器的原理图当时钟为下降沿时，不论JK为何值， Qn+1维持原态。当时钟为上升沿时，J=1，K=0，不论初态Qn如何，Qn+1=1；当时钟为上升沿时，J=0，K=1，不论初态Qn如何，Qn+1=0；当时钟为上升沿时，J=K=1时，Qn=0，则Qn+1=1；Qn=1，则Qn+1=0。JK触发器特征方程Qn+1=Jn+Qn。真值表如表3.2所示。表3.2 JK触发器真值表CLKResetJKQn+1时钟为上升沿触发000Qn（保持）时钟为上升沿触发0010（置1）时钟为上升沿触发0101（置0）时钟为上升沿触发011n（翻转）时钟为上升沿触发1XX03.

35、3系统仿真及版图设计软件介绍3.3.1Hspice软件简介伴随着集成电路产业规模的不断提高以及微电子技术学科的迅速发展，为了使版图的尺寸缩小以及对芯片低功耗的要求，要求设计者对集成电路功能、性能的合理设计要求越来越严格。为了加快集成电路版图设计速度，快速使用相关的版图软件相当重要，同时在设计大规模、超大规模集成电路同时，对EDA 工具所支持的版图规模提出越来越高的技术支持。为了适应当今微电子产业的发展，美国加利福尼亚大学伯克利分校计算机科学和电机工程系上世界80年代初期，开发出了用于集成电路功能、性能等的仿真软件Hspice，能够模拟出电路的波形图，自那以后用于集成电路仿真分析工具不断更新或出

36、现新的仿真软件。Hspice软件主要是为了集成提供稳态时序分析、瞬态时序分析、频域时序分析功能、性能等，是由Meta-Software 公司为集成电路设计的时序仿真软件，如今已经商业化，性能等功能都在不断的加强。Hspice软件主要是在PSPICE基础上发展而来，同时加入了新的特定功能，在MicroSim公司经过不断的改进、发展，到目前为止经被很多集成电路设计公司、高等大学和微电子相关研究机构广泛应用。Hspice 同时可以兼容Cadence, Workview 等主要的EDA 设计工具，在集成电路功能及性能仿真上提供了很好的仿真平台，同时设计者能够根据仿真来验证设计是否合理，时序是否正确。随

37、着芯片主时钟频率越来越快，运用Hspice仿真软件能够满足所设计的时序要求，能够对直流高于100GHz的时钟频率范围对集成电路作精确的时序仿真、时序分析以及优化设计。 3.3.2Calibre软件简介Calibre是业界所公认的深亚微米及纳米设计和半导体生产制造中物理验证的行业标准。Calibre提供了快速准确的设计规则检查（DRC）、电气规则（ERC）以及版图与原理图对照（LVS）等功能。Calibre独到的层次化架构以及多项行业领先的专利技术大大简化了复杂ASIC/SoC设计物理验证的难度。Calibre的核心专利算法兼顾平面式处理技术与层次化处理技术相结合的结构特点。用户不需要针对芯片设

38、计的类型来进行特殊设置。同时也可以根据直观、方便的物理验证结果浏览环境迅速而准确地定位错误位置，并且与版图设计工具之间紧密集成实现交互式修改、验证和查错。Calibre的并行处理能力支持多CPU运算，能够显著缩短复杂设计验证的时间。Calibre DRC 是版图规则验证工具，根据设计者设计的版图进行规则检查，可以有效的节约设计周期，提高版图设计的准确性。设计规则在大规模集成电路设计中起到了不可替代的作用，同时也给设计者减少了很多的规则检查麻烦。有了规则约束设计者能够对版图进一步优化，得到更理想的版图尺寸。Calibre LVS 是验证版图和原理图是否一置的对照检查工具，主要包括高精确度、大容量

39、、高效等优点。Calibre LVS 可以在不影响版图的功能及性能，不仅可以验证所有的“组件”，而且也可以处理一些无效数据。 执行快捷模式：Calibre LVS快捷分为两种不同执行模式，一种是命令行模式，另外一种是接口模式。命令行模式可以通过相关命令来控制机关功能，命令能够快速执行，而且验证结果精确非常稳定。接口模式不仅能够自动验证标准的单元而且还能够选择所有的Calibre执行时间选项以及版图文件进行验证，界面操作简洁，灵活易懂。在进行小规模数字电路设计和模拟集成电路以及混合模拟集成电路的LVS验证过程，设计者通常运用更简单的图形接口模式来进行LVS对比检查。对于大规模专用集成电路设计，采

40、用命令输入模式简单快速，快速的执行速度，其稳定的验证结果非常精确，设计者通过采用了命令模式来执行LVS，取得不错的结果。在反复使用Calibre lvs的图形接口的执行方式和命令行方式过程中，发现Calibre LVS图形接口的执行方式方便快捷，但是其稳定性不如命令行方式好，若能加以改进，则能进一步提高验证精准度。第4章系统设计集成电路的设计分为正向设计和逆向设计，此次我们所采用的是正向设计。正向设计：行为设计算法设计结构设计逻辑设计电路设计版图设计逆向设计：版图分析电路提取功能分析模仿修改逻辑设计电路设计正向设计是指由电路指标、功能出发，进行逻辑设计（子系统设计），再由逻辑图进行电路设计，最

41、后由电路进行版图设计，同时还要进行工艺设计。逆向设计又称解剖分析，其作用在于仿制，可获取先进的集成电路设计和制造的秘密。无论正向还是逆向设计，在由产品提出电路图和逻辑关系后，以后的过程都一样，都是进行版图设计。版图是集成电路设计的最后阶段的产物。版图设计就是合理的布局布线后，最终得到一系统的工艺参数等，根据功能、性能要求进行合理布局布线，进一步优化，得到最终版图，最后设计出完整的IC制造工艺，最终得到光刻掩模版的几何图形。4.1JK触发器及加法计数器原理图设计及分析晶体管JK触发器的门级电路图和原理图如图4.1所示，加法计数器原理图如附录A所示。图4.1 晶体管级JK触发器原理图4.2网表书写

42、及前仿真原理图的仿真分为以下几个步骤：(1)添加TD-LO18-SP-2003v4R库文件；(2)书写网表，确定输入、输出信号；(3)设置仿真时间段以及输入设置；(4)保存设置；(5)输入、输出线的选中；(6)仿真运行；(7)仿真波形图。4.3JK触发器前仿真波形图及网表(1)JK触发器网表.subckt jk_cfq clk rst q1 qb1 vdd vss M0 d2 q1 vdd vdd p18ll L=0.18u W=0.88u M1 d2 qb1 vdd vss n18ll L=0.18u W=0.52u M2 d0 vdd vdd vdd p18ll L=0.18u W=0.8

43、8uM3 d2 qb1 d0 vdd p18ll L=0.18u W=0.88u M4 d2 q1 d1 vss n18ll L=0.18u W=0.52u M5 d1 vdd vss vss n18ll L=0.18u W=0.52u M6 d3 d2 vdd vdd p18ll L=0.18u W=0.88u M7 d3 d2 vss vss n18ll L=0.18u W=0.52u M8 d4 d3 vdd vdd p18ll L=0.18u W=0.88uM9 d5 rst d4 vdd p18ll L=0.18u W=0.88u M10 d5 d3 vss vss n18ll L=

44、0.18u W=0.52u M11 d5 rst vss vss n18ll L=0.18u W=0.52u M12 d6 clk d5 vdd p18ll L=0.18u W=0.88u M13 d6 clkf d5 vss n18ll L=0.18u W=0.52u M14 d7 d6 vdd vdd p18ll L=0.18u W=0.88u M15 d7 d6 vss vss n18ll L=0.18u W=0.52u M18 d9 d7 vdd vdd p18ll L=0.18u W=0.88u M19 d9 d7 vss vss n18ll L=0.18u W=0.52u M16

45、d6 clkf d9 vdd p18ll L=0.18u W=0.88u M17 d6 clk d9 vss n18ll L=0.18u W=0.52u M20 d8 clkf d7 vdd p18ll L=0.18u W=0.88u M21 d8 clk d7 vss n18ll L=0.18u W=0.52u M22 q1 d8 vdd vdd p18ll L=0.18u W=2.88u M23 q1 d8 vss vss n18ll L=0.18u W=1.32u M24 clkf clk vdd vdd p18ll L=0.18u W=0.88u M25 clkf clk vss vs

46、s n18ll L=0.18u W=0.52u M26 qb1 q1 vdd vdd p18ll L=0.18u W=2.88u M27 qb1 q1 vss vss n18ll L=0.18u W=1.32u M28 d8 clk qb1 vdd p18ll L=0.18u W=0.88u M29 d8 clkf qb1 vss n18ll L=0.18u W=0.52u .endsx1 clk rst q1 qb1 vdd vss jk_cfq (2)JK触发器前仿真波形图如图4.2所示。图4.2 JK触发器仿真波形图当J和K为1（高电平）的时候，同时输入一个clk脉冲,首先当rst为1时

47、，Q,QB分别为1和0（低电平），当rst为0时，每当clk上升沿触发时，JK触发器就翻转一次；由于复位JK触发器的Q,QB值分别为1和0，所以每当clk上升降沿到触发时，Q就会1-0-1-0不断变化，QB就会0-1-0-1不断变化。(3)七进制加法计数器前仿真波形图如图4.3所示。图4.3 七进制加法计数器前仿真波形图(1)输出端用分别用C_out、Q2、Q1、Q0表示，Q2为最高位，Q1为中间低位，Q0是最低位端，输出端分别用Q2Q1Q0和C_out=Q2&Q1&Q0表示；(2)当rst为1（高低平复位）时，加法计数器的初始状态为Q2Q1Q0= 3b111,当rst由1变为0时，当clk下

48、降沿到来时，Q0由“1”变为“0”，计数器的输出状态Q2Q1Q0由111000；当第2个clk下降沿触发后，Q0由“0”变为“1”,计数器的输出状态Q2Q1Q0由000001；依次类推，当clk上升沿触发时，计算器的输出状态按照Q2Q1Q0-000-001-010-011-100-101-110-111(这表状态无效)的规律变化。当第8个clk上升沿触发时，Q0由“0”变为“1”，计数状态由111000，完成一个计数周期。同时最高位由“0”变为“1”，此时进位端C_out由0-1，实现了进位。同时也实现了同步七进制加法计数器的功能。大连东软信息学院毕业设计（论文）第5章版图设计集成电路版图设计

49、是根据电了电路的功能以及性能要求和当前国内外集成电路制造工艺的水平，芯片厂按照一定的版图规则，将版图布局布线后线路图设计成光刻掩膜版图，这些掩模版图包括制造集成电路所用的N、P阱、有源区、多晶硅、P+注入、N+注入、接触孔、通孔、金属孔以及多层金属连线等工序的几何图形。对于某一种集成电路设计完成后的电路来说，它的版图是一组复合图，即由上述各个工序的图形叠加而成。这些图形的大小和形状可能是不同的，在同一层图形中对于图形的大小和图形的间距根据设计规则是有一定的严格要求；在不同的图形层之间，对于图形的相对位置及对准也有严格的要求，这些要求由一种称为版图设计规则的文件进行规定。5.1版图设计规则集成电

50、路版图设计规则一般都包含以下4种规则(1)最小宽度版图设计时，几何图形的宽度和长度必须大于或等于设计规则中最小宽度的数值。例如，若金属连线的宽度太窄，由于制造偏差的影响，可能导致金属断线，或者在局部过窄处形成大的电阻。(2)最小间距在同一层掩膜上，图形之间的间隔必须大于或等于最小间距。例如如果两条多晶硅连线间的间隔太小，就可能造成短路；在某些情况下，不同层的掩膜图形间隔也不能小雨最小间距，例如多晶硅与有源区之间要保持最小间距，避免发生重叠。(3)最小包围N阱，N+和P+离子注入区在包围有源区时，都应该有足够的的余量，以确保即使出现光刻掩膜版准偏差时，器件有源区始终在N阱，N+和P+离子注入区内

51、。另外，为了保证接触孔位于多晶硅（或有源区）内，应使用多晶硅，有源区和金属对接触空四周都要保持一定的覆盖。(4)最小延伸某些图形重叠于其他图形之上时，不能仅仅到达边缘为止，还应该延伸到边缘之外一个最小长度。例如，多晶硅栅极必须延伸到有源区之外一定长度，以确保MOS管有源区边缘能正常工作，避免源极和漏极在边缘短路。版图设计规则在集成电路设计过程中的作用是能够告知设计者，哪些规则是可行，同时也约束设计者要按照版图规则来进行版图设计，能够更多好的保证电路特定功能、性能等，能够在工艺厂进行实现，并能取得较高的芯片成品率。版图设计都主要掌握的版图设计规则包括两个主要方面：其中之一是：规则规定的图形之间的

52、最小间距；规定层与层之间的最大允许尺寸偏差。在集成电路元件、器件在制作过程中，它们的距离与连线等是在同一套掩模版下形成的。一完整的掩模版通常由 大约410块分版构成。分版是一组设计好的图形构成，一个完整的掩模版中的各分版必须能够保证精密地配合以及能够提供可行的掩模版图形(简称版图)的设计。要求能够把电路中的各种元件、不同器件和它们之间的连线图形化，用它来控制版图的制备工艺，使得我们能够获得集成电路预期的性能、功能等。在版图设计前期我们要知道0.18umCMOS 工艺部分尺寸的大小，以下是该工艺下的部分规则尺寸。1.接触孔的大小为0.22m0.22m2.接触孔的间距为0.25m3.有源区之间的间

53、距为0.28m4.有源区对接触孔的最小覆盖为0.10m5.接触孔与栅极的最小间距为0.16m6.栅极的宽度不小于0.18m7.栅极伸出有源的距离不小于0.22m8.栅极对接触孔的最小覆盖为0.10m9.通孔的大小为0.23m0.23m10.通孔之间的间距为0.26m11.金属的最小间距为0.23m12.P+/N+ 到N井的间距为0.43m13.金属对接触孔的最小覆盖为0.6m14.金属1之间的间距为0.23m15.金属2之间的间距为0.28m5.2同步七进制加法计数器版图设计在了解JK触发器的功能后，我们利用其功能来地同步七进制加法计数器版图设计。同步七进制计数器的总版图我们是这样设计的：上半

54、部分用3个JK触发器并列放置，并且通过镜像功能使得他们能够共用一个电源或地，下半部分是由一个非门、与非门、或非门电路组成。门电路分为3块，中间一个非门，两边各有一个或非门。首先将它们3个先共用一个电源和地，最后让下半部分与第三个JK触发器共用一个地，从而组成一个完整的同步七进制加法计数器的版图。完成这一步后，再将版图中的输入输出端相连，并将输出信号Q0，Q1，Q2,CP端和输入控制信号RESET端拉出。这样就构成了一个同步七进制加法计数器总的版图。结合同步七进制加法计数器原理图，为了减小芯片面积，为了使版图布局简单、布线简单，我们把版图设置为正方形，布局设计如表5.1所示。表5.1同步七进制加

55、法计数器版图布局VDDJK触发器GNDJK触发器VCCJK触发器GND非门与非门或非门GNDVDD5.3JK触发器和加法计数器版图设计JK触发器我们采用同样的方法，只是在D触发器的左边加上了一个实现复位功能的或非门电路，版图如图5.1所示。图5.1 JK触发器版图如图5.2所示，是七进制加法计数器的版图设计，他是由3个JK触发器，和一个反向器一个与非门和一个或非门组成。图5.2 七进制加法计数器版图大连东软信息学院毕业设计（论文）第6章七进制加法计数器版图验证及后仿真集成电路版图验证要运用相关的EDA软件工具，对版图进行DRC、LVS等相关的检查与对比验证，通过规则验证后能够检查出版图是否符合

56、设计规则、版图是否和所设计的电路图一致、是否存在设计中的短路、设计存在的断路以及悬空的节点。只有经历这些验证过程且合格的版图，才能放心的用来制作光刻掩膜版。在版图设计时必须借助于计算机和Hspice和Calibre软件的强大功能，对版图设计进行高效而全面的验证。在本设计中，版图验证是七进制计数器版图设计中一个不可少的重要环节。集成电路常规验证的项目包括下列5项：DRC（Design Rule Check）设计规则检查；ERC（Electrical Rule Check）版图电学规则检查；LVS（Layout Versus Schematic）版图和原理图一致性比较；LPE（Layout Par

57、asitic Extraction）版图相关寄生参数提取；PRE（Parasitic Resistance Extraction）版图寄生电阻提取；在上述项目中，设计规则检查与版图和原理图一致性比较是必须要做的验证，其余为可选项目。而版图电学规则检查一般在做版图设计规则检查是同时完成，并不需要单独进行验证。因此，本设计对设计规则检查与版图和原理图一致性比较的验证方法进行详细的叙述。6.1版图DRC验证在完成版图的初步布局布线后，为保证版图设计正确性，我们要对版图进行相关规则的检查验证，经过不断的验证与修改以达到规则的要求。在生成正确的掩模图形版前，相关DRC的验证工作是非常重要的。版图设计完成

58、后根据0.18um工艺规则文件进行DRC验证，来验证是否符合所要求的规则。对于JK触发器版图规则检查、验证前期时，其版图的孔、有源区、掺杂等都出现了一系的设计规则错误。经过不断的修改，反复的验证，最后得到正确的版图尺寸图形。同时也完成了同步七进制加法计数器版图设计，经过验证得到了自己所要的版图图形。在本版图设计中，DRC成为版图验证的必做项目，也是为后面做后LVS、后仿真打好基础。以下是DRC验证的过程toolscalibre interactiverun DRCcancelinputs:选中自己画的版图文件，如下图6.1所示。图6.1 添加版图GDS文件rules:另外打开一个linux窗口

59、，敲入命令echo $TECHNOLOGY_FILE_DRC，复制显示出的路径到DRC Rules File，如下图6.2所示。图6.2 添加DRC规则文件点击Run DRC，下图6.3所示，显示的是版图中不符合设计规则的错误。图6.3 设计和DRC规则文件不符合选中需要修改的错误，单击错误，如下图6.4所示。版图编辑工具中会将不符合设计规则的位置，高亮显示出来，如下图所示，两个接触之间的距离过近。图6.4 版图中出现需要修改的区域修改两个接触孔之间的距离，并重复6.2，直到DRC不再显示错误，如下图6.5所示。图6.5 修改后正确（没出现错误）最后完成整个DRC的检查后的JK触发器版图如图6

60、.6所示。图6.6 DRC后正确的JK触发器版图6.2版图LVS验证版图绘制完后，除需要通过设计规则检查（DRC）外，还要与原理图进行对比，以检查在版图中实际形成的电路的与原理图中的电路（即需要的电路）是否一致。实现 LVS 的步骤是首先让计算机根据提取规则，识别出版图中型成的晶体管、电阻、电容等基本电路元件以及这些元件的连接关系，生成一个 SPICE 格式的电路网表，然后将提取的网表与由原理图所生成的网表进行对比。为使计算机能够正确地进行提取，在上一章所设计的版图的基础上，我们还需要进行一些标注，使机器能够找到输入、输出、电源和地等端子，因为这些信息在版图中还没有反映出来。验证步骤如下：(1