利用VHDL实现卷积码编码

1、专业课程设计报告题 目： 利用 VHDL 实现（ 2,1,2 ）卷积码编码姓名： 专业：通信工程班级学号：同组人：指导教师：南昌航空大学信息工程学院20 17 年 6 月 27 日专业课程设计任务书20162017学年第2学期第17周一 19周题目利用VHDL实现（2,1,2）卷积码编码内容及要求设计一个（2，1, 2）卷积码编码器。在FPGA上用VHDL硬件描述语言实现上述编码器和译码器。通在试验箱上过拨码开关输入信息序列，观察编码输出（即指示灯的亮灭）进度安排第17周：查阅资料，确定方案，完成原理图设计及仿真；第18周：领取元器件、仪器设备，制作、焊接电路，调试电路，完成系统的设计；第19

2、周：检查设计结果、撰写课设报告。学生姓名：指导时间：第1719周指导地点：E楼610室任务下达2017年6月12日任务完成2017年6月30日考核方式1.评阅2.答辩口3.实际操作4其它口指导教师夏思满系（部）主任徐新河摘要在现代数字通信中，为降低数据传输的误码率，提高通信质量及其可靠性， 常在通信中采用纠错编码技术。其中卷积码就是一种具有较强纠错能力的纠错码 由于 Vitebrbi 译码算法比较容易实现，卷积码得到了广泛应用。本课题简明地介 绍了用 EDA 技术实现卷积码编码器的实现。卷积码纠错性能常常优于分组码，是一种性能优越的信道编码。由于码字 之间的相关性，其编码器要利用移位寄存器来存

3、储状态。随着纠错编码理论研究 的不断深入，卷积码的实际应用越来越广泛。卷积码作为通信系统中重要的编码 方式，以其良好的编码性能，合理的译码方式，被广泛应用。本文在阐述卷积码 编码器基本工作原理的基础上，给出了（ 2,1,2）卷积编码器的 VHDL 设计，在 QuartusII环境下进行了波形功能仿真，并下载到EP1C6T144C8N芯片上进行验 证，最终实现输入四位序列，编码输出八位通过指示灯显示。关键词：卷积码 QuartusI EP1C6T144C8N目录： TOC o 1-5 h z 摘要 4目录： 5 HYPERLINK l bookmark6 o Current Document 第

4、一章 系统设计要求 6 HYPERLINK l bookmark8 o Current Document 1.1系统设计要求6 HYPERLINK l bookmark10 o Current Document 第二章 系统组成与工作原理 62.1系统组成6 HYPERLINK l bookmark12 o Current Document 2.2编码器设计原理6 HYPERLINK l bookmark14 o Current Document 2.2.1结构图法描述编码器7 HYPERLINK l bookmark16 o Current Document 2.2.2（2,1,2）卷积码的

5、状态转移图8 HYPERLINK l bookmark30 o Current Document 第三章编码器设计方案与对比选择 9 HYPERLINK l bookmark32 o Current Document 第四章VHDL语言实现及仿真调试10 HYPERLINK l bookmark34 o Current Document 4.1编码器电路设计104.2VHDL描述编码器114.2调试12 HYPERLINK l bookmark40 o Current Document 第五章FPGA编程下载15 HYPERLINK l bookmark42 o Current Documen

6、t 第六章实验心得 16 HYPERLINK l bookmark44 o Current Document 参考文献 17第一章 系统设计要求1.1 系统设计要求1. 设计一个（2，1，2）卷积码编码器。在FPGA上用VHDL硬件描述语言实现上述编码器和译码器。通在试验箱上过拨码开关输入信息序列，观察编码输出（即指示灯的亮灭）第二章 系统组成与工作原理2.1 系统组成2.2编码器设计原理卷积码也是分组码，但它的监督码元不仅与本组的信息码（k位）有关，而 且还与前面若干组（m组）的信息码元有关。用（n, k，m）表示。卷积编码的原 理框： 2-1 卷积编码的编码约束长度定义为：串行输入比特通过

7、编码其所需的移位 次数，它表示编码过程中相互约束的分支码数，所以具有m级移位寄存器的 编码器得约束长度为m十1，有时也说（m十1）n为卷积编码的编码约束长 度。与分组编码一样，卷积编码的编码效率也定义为R=k/ n,与分组码具有 固定码长n不同，卷积码没有，我们可通过周期性地截断来获得分组长度。 为了达到清空编码移位寄存器数据bit的目的，需要在输入数据序列末尾附 加若干Obit。由于附加的0不包含任何信息，因而，有效编码效率降至k/n以 下，如果截断周期取值较大，则有效编码效率会逼近k/n。221结构图法描述编码器卷积码编码器主要由移位寄存器和模2加法器组成，（2,1,2）卷积码编码 器结构

8、图如下： 2-2-1口2,1,2图图图图2.2.2(2,1,2)卷积码的状态转移图该状态图描述了编码器每输入一个信息元时，编码器各可能状态以及伴随状 态的转移所产生的分支码字。00輪码留狀我01/愉出分支字01 k输入出特00輪码留狀我01/愉出分支字01 k输入出特0b= ioa = 00图 2-2-2 (2,1,2 )卷积编码器状态转移图 图中的小框表示寄存器的状态，连接小框的箭头表示状态转移的方向，两线旁的 数字表示：输出分支码字/输入信息比特。状态图简明的表示了在某一时刻编码 器的输入比特和输出分支码字的关系。2.2.3(2,1,2)卷积码的生成多项式卷积码编码器第 i 条支路的生成多

9、项式g(i) (D)=g(i)+ g(i)D + g(i)D2 g(i) (D)=012k， 对于(2,1,2)卷积码其生成多项式为：g(1) (D)=1+D+ D2 ，a + a D + a D2 +. + aDn-1012N-1，g(2) (D)=1+ D2 ， 信息序列a=(a0, a + a D + a D2 +. + aDn-1012N-1，相应的第i条路径的输出为v(D)二g(i)(D)a(D)，输出序列可根据v(D)= g(d(D)a(D)与g(2)D) a(D)交织求得。 该(2,1,2)卷积码，一位输入有两位输出，两位都是检验位，信息位被隐藏。生成多项式为 g1=x2+x+1

10、1110生成多项式为 g1=x2+x+11110001100000000生成矩阵为 G=1110g2=x2+1100011110011生成矩阵每一行都是码字，即分别是 1000,0100,0010,0001 四种输入的编码输出，输入其他任意四位序列，其编码输出可以由对应行模2加得到。以输入序列1 1 01 为例，其编码过程如下：时刻输入：1101=1000 以输入序列1 1 01 为例，其编码过程如下：时刻输入：1101=1000 0100 0001输入:揄出;110111101000110输出：11101000=11101100 00111011 00000011第三章编码器设计方案与对比选

11、择第三章编码器设计方案与对比选择根据前面对卷积码的描述，实现(2,1,2)编码器主要采用以下两种方案方案一： (2,1,2)卷积码总共只有四种状态，对其采用二进制编码00,01,10,11， 任意时刻输入 0/1，其输出都在四种状态间跳转。利用编码后的状态作为输出显 示。方案二：用（2,1,2）卷积码两个生成多项式分别与输入信号卷积得到两位编码 输出。其间要设置寄存器的状态，并在输入时刻实现寄存器的移位功能。最终通 过模 2 加得到两位输出再通过中间存储输出最终序列。实验箱上通过一位拨码 开关控制输入，两个指示灯显示编码输出的跳换。对比选择两种方案的 VHDL 语言实现都较为简单。都需要最初控

12、制复位信号对寄存器清 零。但是最终实现下来，发现方案一较为局限。虽然仿真结果成功，输入任意随 机序列，可以达到编码效果，但是在实验箱上控制发现，因其只有一个输入，所 以只用通过一位拨码开关实现输入，而实验箱上时钟频率过高，最后分频虽然能 得到正确的编码输出，但输入太局限只能是一串1或0，最终显示灯停在10 或 者 00 状态，想要实现输入任意序列对时钟频率的要求过高，短时间难以实现。 而方案二通过改进，实现起来简单，可以直接通过四个拨码开关控制输入，显示 灯直接显示8 位编码后的输出。所以综合优缺点，最终以方案二进行设计。第四章 VHDL 语言实现及仿真调试4.1编码器电路设计4.2VHDL

13、描述编码器library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity juanji1 is port(clk,rst:in std_logic;d:in std_logic_vector(3 downto 0);s:out std_logic_vector(9 downto 0);end entity;-编码器输入输出端口architecture behave of juanji1 issignal temp:std_logic_vect

14、or(9 downto 0);signal c1:std_logic_vector(4 downto 0);signal c2:std_logic_vector(4 downto 0); -中间变量，存储输出signal m:std_logic_vector(2 downto 0); -寄存器状态存储signal n:integer range 0 to 7;-signal rst1:std_logic;-只截取一次编码输出，截断后面的编码-signal cnt:std_logic_vector(3 downto 0);begin-process(rst,clk)-begin- if(clke

15、vent and clk=1) then-if(cnt(3)=0) then-rst1=0;-cnt=cnt+1;-else- rst1=1;-end if;-end if;-elsif(rst=1) then-rst1=1;-end if;-end process;-控制复位信号，截断后续编码process(rst,clk)beginif(rst=1) thenm=000;n=0;-寄存器初始清零else-时钟上升沿输入一位信息-时钟上升沿输入一位信息temp(2*n)=c1(n);temp(2*n+1)=c2(n);-暂存输出n=n+1;end if;end if;end process;

16、c1(n)=m(0) xor m(1) xor m(2);c2(n)=m(0) xor m(2);-编码输出逻辑描述s=temp;end behave;4.2 调试c1(n)=m(0) xor m(1) xor m(2);c2(n)- 4a g1,3ir*-F !Sierra | 卜 IB.GB rm-IntoiTdaBEnfl&!wl1.0w为正确分析后续编码，将中间变量n添加进来。temp (n)是个一维数组型变量， 用来暂存输出。n是个整形变量范围是04 ； quartus中自动用三位二进制数表 示，三位二进制最大可以表示 8 个数，按照我们设定的 temp 的值， n 只能取其 中的五

17、个数。分析后发现，其取了 n为001, 010,011,100,101时刻的值对应为 0,1,2,3,4，之后赋值输出。n寄存器状态输出输出的存储000000S0 S1110011S2S3201010S4S5310100S6S7411001S8S9511110不输出601101不输出710100不输出011001S0S1111110S2S3201101S4S5310100S6S7411001S8S9511110不输出601101不输出710100不输出011001S0S1111110S2S3201101S4S5310100S6S7411001S8S9511110不输出601101不输出7101

18、00不输出011001S0S1111110S2S3201101S4S5310100S6S7411001S8S9511110不输出601101不输出710100不输出011001S0S1因为第一次编码后并没有实现寄存器清零，在每个时钟上升沿到的时候都会 实现寄存器的移位，输入并进去，而由于 n 和 temp 的范围界定，当 n 为 5,6,7 时中间寄存器已满，所以输出赋值不进去，在仿真中也能看到在110,111,000三 个时钟上升沿到来时，输出维持之前 5 个时刻的值不变，而当等到 n 计数完恢复 为最原始的0时，temp再次开始存储，而此时寄存器由于保持之前的状态，在 此状态的基础上，实现

19、后续编码。最终输出稳定是由于输入不断的补入，实现循 环。从上表也可以清楚地看到。第五章 FPGA 编程下载仿真出实验结果后，利用 FPGA 开发板进行适配与编程下载。该编码器主要用到了实验箱上的拨码开关与指示灯。而与实验箱配套的是Quartus 13.0,首 次下载配置上很复杂.首先，选用本次试验用到的芯片EP1C6T144C8N进行管脚配置，如下:端口号引脚号功能rstPin 27拨码开关8d0Pin 36拨码开关1d1Pin 35拨码开关2d2Pi n34拨码开关3d3Pin 33拨码开关4s2Pin 59LED10（低亮）s3Pin 58LED11（低亮）s4Pin 56LED12（低亮）s5Pin 57LED13（低亮）s6Pin 53LED14（低亮）s7Pin 52LED15（低亮）s8Pi n51LED16（低亮）s9Pin 50LED17（低亮）elkPin16elk管脚分配完后连接实验箱 USB 数据端口,设置后