集成电路设计基础工艺部分

1、集成电路设计基础工艺部分第1页，共141页，2022年，5月20日，14点34分，星期四集成电路的制造需要非常复杂的技术，它主要由半导体物理与器件专业负责研究。IC设计者可以不去深入研究，但是有必要了解芯片设计中的工艺基础知识，才能根据工艺技术的特点优化电路设计方案。对于电路和系统设计者来说，更多关注的是工艺制造的能力，而不是工艺的具体实施过程。第2页，共141页，2022年，5月20日，14点34分，星期四3集成电路设计与制造的主要流程框架设计芯片检测单晶、外延材料掩膜版芯片制造过程封装测试系统需求第3页，共141页，2022年，5月20日，14点34分，星期四4芯片制造过程第4页，共141

2、页，2022年，5月20日，14点34分，星期四工艺类型简介根据工序的不同, 可以把工艺分成三类： 前工序、 后工序及辅助工序。 1) 前工序 前工序包括从晶片开始加工到中间测试之前的所有工序。 前工序结束时， 半导体器件的核心部分管芯就形成了。 前工序中包括以下三类工艺： （1） 薄膜制备工艺： 包括氧化、 外延、 化学气相淀积、 蒸发、 溅射等。 （2） 掺杂工艺： 包括离子注入和扩散。 （3） 图形加工技术： 包括制版和光刻。 第5页，共141页，2022年，5月20日，14点34分，星期四工艺类型简介2) 后工序后工序包括从中间测试开始到器件完成的所有工序, 有中间测试、 划片、 贴片

3、、 焊接、 封装、 成品测试等。 3) 辅助工序前、 后工序的内容是IC工艺流程直接涉及到的工序， 为保证整个工艺流程的进行， 还需要一些辅助性的工序， 这些工序有： （1） 超净环境的制备： IC， 特别是VLSI的生产， 需要超净的环境。 （2） 高纯水、 气的制备： IC生产中所用的水必须是去离子、 去中性原子团和细菌，绝缘电阻率高达15 Mcm以上的电子级纯水； 所使用的各种气体也必须是高纯度的。 （3） 材料准备： 包括制备单晶、 切片、 磨片、 抛光等工序， 制成IC生产所需要的单晶圆片。 第6页，共141页，2022年，5月20日，14点34分，星期四超净厂房技术：超净级别1级：

4、在1立方英尺的空间内大于0.3m的尘埃数必须小于1个10级、100级、1000级、10000级 超纯水（清洗）、高纯气体制备技术高纯化学试剂光刻掩膜版制备技术 半导体设备 材料准备技术：硅片等 管壳制备等集成电路辅助工艺技术第7页，共141页，2022年，5月20日，14点34分，星期四净化厂房第8页，共141页，2022年，5月20日，14点34分，星期四芯片制造净化区域走廊 第9页，共141页，2022年，5月20日，14点34分，星期四 任何集成电路的制造都离不开衬底材料单晶硅。制备单晶硅有两种方法：悬浮区熔法和直拉法。 悬浮区熔法是在20世纪50年代提出看并很快被应用到晶体制备技术中。

5、用这种方法制备的单晶硅的电阻率非常高，特别适合制作电力电子器件。目前悬浮区熔法制备的单晶硅仅占有很小的市场份额。 10一、硅衬底材料的制备第10页，共141页，2022年，5月20日，14点34分，星期四“CZ法”生长单晶硅（晶体拉晶仪）目前晶体化的制程，大多是采柴可拉斯基(Czycrasky) 拉晶法(CZ法)。 把块状多晶硅放入坩埚内加热到1440再次熔化。为了防止硅在高温下被氧化，坩埚内被抽成真空并注入惰性气体氩气。之后用纯度 99.7%的钨丝悬挂“硅籽晶”探入熔融硅中，以2-20转/分钟的转速及3-10毫米/分钟的速率从熔液中将单晶硅棒缓慢拉出。这样就会得到一根纯度极高的单硅晶棒，理论

6、上最大直径可达45厘米，最大长度为3米生长时，可在熔融硅中掺入杂质来获得期望的电阻率 随着超大规模集成电路的不断发展，不但要求单晶硅的尺寸不断增加，而且要求所有的杂质浓度能得到精密控制，而悬浮区熔法无法满足这些要求，因此，直拉法制备的单晶硅越来越多地被人们所采用。第11页，共141页，2022年，5月20日，14点34分，星期四单晶硅棒 (300mm)大单晶棒切成薄的圆片（wafer） 在大多数CMOS工艺中，圆片的电阻率为0.05到0.1cm，厚度约为500到1000微米。chip 4 寸 100 mm 8 寸 200 mm12 寸 300 mm 第12页，共141页，2022年，5月20日

7、，14点34分，星期四13CrystalGrowthSlicingGraphite HeaterSi MeltSi CrystalPolishingWaferingHigh Temp.AnnealingFurnaceAnnealed WaferDefect FreeSurface byAnnealing(Surface Improvement）Surface DefectMapPolished Wafer晶圆退火工艺流程晶体生长晶圆制作硅晶体熔硅切片抛光抛光片高温退火退火后的晶圆退火炉（改善表面）利用退火消除缺陷石墨加热器第13页，共141页，2022年，5月20日，14点34分，星期四 化学

8、机械研磨技术（化学机械抛光， CMP）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。 在CMP制程的硬设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。 14化 学 机 械 研抛光 技 术 第14页，共141页，2022年，5月20日，14点34分，星期四300mm商用直拉单晶硅切割后、

9、加工过电路的硅圆片第15页，共141页，2022年，5月20日，14点34分，星期四半导体产业向前发展的两大启动点:不断扩大晶圆尺寸和缩小芯片特征尺寸同样使用0.13微米的制程在300mm的晶圆可以制造大约427个处理器核心，300mm直径的晶圆的面积是200mm直径晶圆的2.25倍，出产的处理器个数却是后者的2.385倍，并且300mm晶圆实际的成本并不会比200mm晶圆来得高多少，这种成倍的生产率提高显然是所有芯片生产商所喜欢的。 然而，硅晶圆在晶圆生产过程中，离晶圆中心越远就越容易出现坏点。因此从硅晶圆中心向外扩展，坏点数呈上升趋势，这样我们就无法随心所欲地增大晶圆尺寸。第16页，共14

10、1页，2022年，5月20日，14点34分，星期四 设计与工艺制造之间的接口是版图。什么是版图？它是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关。 在计算机及其VLSI设计系统上设计完成的集成电路版图还只是一些图像或(和)数据，在将设计结果送到工艺线上实验时，还必须经过一个重要的中间环节：制版。所以，在介绍基本的集成电路加工工艺之前，先简要地介绍集成电路加工的掩模(Masks)及其制造。 通常我们看到的器件版图是一组复合图，这个复合图实际上是由若干个分层图形叠合而成，这个过程和印刷技术中的套印技术非常相像。17三、版图与制版第1

11、7页，共141页，2022年，5月20日，14点34分，星期四 制版的目的就是产生一套分层的版图掩模，为将来进行图形转移，即将设计的版图转移到硅片上去做准备。 制版是通过图形发生器完成图形的缩小和重复。在设计完成集成电路的版图以后，设计者得到的是一组标准的制版数据，将这组数据传送给图形发生器(一种制版设备)，图形发生器（PG-pattern generator）根据数据，将设计的版图结果分层的转移到掩模版上(掩模版为涂有感光材料的优质玻璃板)，这个过程叫初缩。18第18页，共141页，2022年，5月20日，14点34分，星期四19掩膜：高质量的玻璃，上有金属来定义材料层所希望的图案。光照亮掩

12、膜时，就将图案的阴影投射到硅片表面。一层掩膜对应一块集成电路的一层材料的加工第19页，共141页，2022年，5月20日，14点34分，星期四第20页，共141页，2022年，5月20日，14点34分，星期四5.1.2 集成电路制造前部工艺图形转换技术：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上掺杂技术：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等薄膜制备技术：制作各种材料的薄膜隔离技术第21页，共141页，2022年，5月20日，14点34分，星期四图形转换：光刻：接触光刻、接近光刻、投影光刻、电子束光刻刻蚀：干法刻蚀、湿法刻蚀掺杂：离子注入 退火扩散制

13、膜：氧化：干氧氧化、湿氧氧化等CVD：APCVD、LPCVD、PECVDPVD：蒸发、溅射22集成电路工艺第22页，共141页，2022年，5月20日，14点34分，星期四IC由不同层次的材料组成的。每一层上的图形各不相同。在每一层上形成不同图形的过程叫光刻。在IC工艺中制作每一层时，都需要用掩模版来确定在什么位置进行掺杂、腐蚀、氧化等。光刻是确定集成电路加工区域的一种手段，即在确定的面积上进行工艺加工。光刻的目的就是在二氧化硅或金属薄膜上面刻蚀出与掩模版(Mask)上完全对应的几何图形，从而实现选择性掺杂、腐蚀、氧化等目的。集成电路是由多个不同的层构成的(阱、扩散/注入区、多晶硅、金属等)，

14、每个层的加工过程(从下往上进行)，都是由一个完整的光刻工艺过程。一、图形转换：光刻技术第23页，共141页，2022年，5月20日，14点34分，星期四光刻是加工集成电路微图形结构的关键工艺技术，通常，光刻次数越多，就意味着工艺越复杂。另方面，光刻所能加工的线条越细，意味着工艺线水平越高。光刻工艺是完成在整个硅片上进行开窗的工作。 光刻技术类似于照片的印相技术，所不同的是，相纸上有感光材料，而硅片上的感光材料-光刻胶是通过旋涂技术在工艺中后加工的。光刻掩模相当于照相底片，一定的波长的光线通过这个“底片”，在光刻胶上形成与掩模版（光罩）图形相反的感光区，然后进行显影、定影、坚膜等步骤，在光刻胶膜

15、上有的区域被溶解掉，有的区域保留下来，形成了版图图形。光刻是集成电路制造过程中最复杂和最关键的工艺之一。光刻工艺利用光敏的抗蚀涂层(光刻胶)发生光化学反应，结合刻蚀的方法把掩膜版图形复制到圆硅片上，为后序的掺杂、薄膜等工艺做好准备。在芯片的制造过程中，会多次反复使用光刻工艺。现在，为了制造电子器件要采用多达24次光刻和多于250次的单独工艺步骤，使得芯片生产时间长达一个月之久。目前光刻已占到总的制造成本的1/3以上，并且还在继续提高。第24页，共141页，2022年，5月20日，14点34分，星期四光刻胶、掩膜版光刻胶又叫光致抗蚀剂，它是由光敏化合物、基体树脂和有机溶剂等混合而成的胶状液体。光

16、刻胶受到特定波长光线的作用后，导致其化学结构发生变化，使光刻胶在某种特定溶液中的溶解特性改变。正胶：曝光后可溶，分辨率高负胶：曝光后可溶，分辨率差，适于加工线宽3m的线条光刻技术Mask 掩膜版 - defines the patternLithography 光刻- to pattern silicon dioxidePhotoresist 光刻胶 - acid-resistant material before UV-light, but soluble after第25页，共141页，2022年，5月20日，14点34分，星期四第26页，共141页，2022年，5月20日，14点34分，

17、星期四第27页，共141页，2022年，5月20日，14点34分，星期四第28页，共141页，2022年，5月20日，14点34分，星期四29正胶：曝光后可溶 分辨率高负胶：曝光后不可溶 分辨率差第29页，共141页，2022年，5月20日，14点34分，星期四光刻的主要步骤涂胶在洁净干燥的硅片表面均匀涂一层光刻胶方法：胶滴在硅片上，硅片高速旋转前烘使光刻胶中的溶剂挥发，胶层成为固态的薄膜，附着力增加；从而使曝光和未曝光的部分选择性好。方法：热垫板等。曝光受光照射的光刻胶发生光化学反应。确定图案的形状和尺寸；掩膜版显影已曝光的芯片侵入显影液中，通过溶解部分光刻胶的方法，使胶膜中的潜影显出。后烘

18、（坚膜）使显影后的图形牢固粘附在硅片上。方法：热垫板等。第30页，共141页，2022年，5月20日，14点34分，星期四光刻的主要步骤涂胶在洁净干燥的硅片表面均匀涂一层光刻胶方法：胶滴在硅片上，硅片高速旋转前烘使光刻胶中的溶剂挥发，胶层成为固态的薄膜，附着力增加；从而使曝光和未曝光的部分选择性好。方法：热垫板等。曝光受光照射的光刻胶发生光化学反应。确定图案的形状和尺寸；掩膜版显影已曝光的芯片侵入显影液中，通过溶解部分光刻胶的方法，使胶膜中的潜影显出。后烘（坚膜）使显影后的图形牢固粘附在硅片上。方法：热垫板等。涂胶：在晶圆上涂一层光敏态塑性材料（称为 “光刻胶”）第31页，共141页，2022

19、年，5月20日，14点34分，星期四光刻的主要步骤涂胶在洁净干燥的硅片表面均匀涂一层光刻胶方法：胶滴在硅片上，硅片高速旋转前烘使光刻胶中的溶剂挥发，胶层成为固态的薄膜，附着力增加；从而使曝光和未曝光的部分选择性好。方法：热垫板等。曝光受光照射的光刻胶发生光化学反应。确定图案的形状和尺寸；掩膜版显影已曝光的芯片侵入显影液中，通过溶解部分光刻胶的方法，使胶膜中的潜影显出。后烘（坚膜）使显影后的图形牢固粘附在硅片上。方法：热垫板等。曝光与显影：是光刻胶中被光照的部分被清洗掉，未被光照的部分保留（正胶，负胶时则是被光照部分保留）投影式曝光接触式曝光第32页，共141页，2022年，5月20日，14点3

20、4分，星期四光刻的主要步骤涂胶在洁净干燥的硅片表面均匀涂一层光刻胶方法：胶滴在硅片上，硅片高速旋转前烘使光刻胶中的溶剂挥发，胶层成为固态的薄膜，附着力增加；从而使曝光和未曝光的部分选择性好。方法：热垫板等。曝光受光照射的光刻胶发生光化学反应。确定图案的形状和尺寸；掩膜版显影已曝光的芯片侵入显影液中，通过溶解部分光刻胶的方法，使胶膜中的潜影显出。后烘（坚膜）使显影后的图形牢固粘附在硅片上。方法：热垫板等。通过光刻机的自动步进，重复上述过程，就可以形成多个芯片的图形。不同材料层有不同的掩膜版，不同掩膜版之间利用“光刻套准标记”来进行精确对准。第33页，共141页，2022年，5月20日，14点34

21、分，星期四 集成电路的集成度主要由光刻工艺到底能形成多么精细的图形(分辨率，清晰度)，以及与其它层的图形有多高的位置吻合精度(套刻精度)来决定的。因此，为提高光刻工艺的精度，除利用性能优良的光刻胶外，还需要有性能良好的曝光系统。紫外光为光源的曝光方式: 接触式曝光、接近式曝光、投影式曝光其它曝光方式: X射线曝光、电子束曝光第34页，共141页，2022年，5月20日，14点34分，星期四接触式光刻：分辨率较高，但是容易造成掩膜版和光刻胶膜的损伤。把掩膜以0.05 0.3ATM 的压力压在涂光刻胶的晶圆上，分辨率0.5um; 掩模版易损坏；容易累积缺陷；接近式光刻：在硅片和掩膜版之间有一个很小

22、的间隙(1025m)，对于可见光，分辨率约1um；以牺牲分辨率来延长了掩膜版的寿命投影式光刻：利用透镜或反射镜将掩膜版上的图形投影到衬底上的曝光方法，目前用的最多的曝光方式。几种常见的光刻方法第35页，共141页，2022年，5月20日，14点34分，星期四避免了掩膜版与硅片表面的摩擦，延长了掩膜版的寿命。掩膜版的尺寸可以比实际尺寸大得多，克服了小图形制版的困难。消除了由于掩膜版图形线宽过小而产生的光衍射效应，以及掩膜版与硅片表面接触不平整而产生的光散射现象。投影式曝光第36页，共141页，2022年，5月20日，14点34分，星期四37 光学曝光的各种曝光方式及其利弊接触式非接触式优点：设备

23、简单，分辨率较高。缺点：掩模版与晶片易损伤，成品率低。接近式优点：掩模版寿命长，成本低。缺点：衍射效应严重，影响分辨率。投影式全反射折射优点：无像差，无驻波效应影响。缺点：光学系统复杂，对准困难。优点：对片子平整度要求低，可采用较大孔径的透镜以提高分辨率，掩模制造方便。缺点：设备昂贵，曝光效率低。第37页，共141页，2022年，5月20日，14点34分，星期四38 各种光源的比较： 光谱 波长（nm)曝光方式抗蚀剂 掩模材料分辨率 紫外光UV365 436各种有掩模方式 光致 玻璃/Cr0.5 m 深紫外光DUV193 248各种有掩模方式 电子 石英/Cr、Al0.2 m 极紫外光EUV

24、10 15 缩小全 反射电子多涂层反射层/金属吸收层0.1 m X 射线 0.2 4 接近电子Si、Si3N4、Al2O3/ Au、Pt、Os 等0.1 m 第38页，共141页，2022年，5月20日，14点34分，星期四甚远紫外线(EUV)电子束光刻(EBL, Electron Beam Lithography) X射线离子束光刻超细线条光刻技术第39页，共141页，2022年，5月20日，14点34分，星期四40 各种获得抗蚀剂图形的途径：电、离子束图形发生器光学图形发生器电、离子束曝光系统掩模图形的产生光学复制用的掩模高分辨率用的掩模直接描画式曝光用于接触、接近式曝光、投影式曝光，生产

25、周期短，缺陷密度低。用于深紫外光、极紫外光、 X 射线、电子束投影、离子束投影等的曝光，适宜于大批量生产。用于电、离子束扫描曝光，适宜于试验性器件、要求分辨率特别高的器件、少量生产的器件。CAD第40页，共141页，2022年，5月20日，14点34分，星期四图形转换：刻蚀技术目的：通过光刻的方法在光刻胶上得到的图形是临时图形，必须将光刻胶上的图形转移到硅片上，即将未被光刻胶掩蔽的部分通过选择性腐蚀去掉，从而得到集成电路真正的图形。第41页，共141页，2022年，5月20日，14点34分，星期四刻蚀技术湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法 关键：选择性。干法刻蚀：主要指

26、利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的 关键：对图形的控制性。第42页，共141页，2022年，5月20日，14点34分，星期四湿法化学刻蚀在半导体工艺中有着广泛应用：磨片、抛光、清洗、腐蚀优点是选择性好、重复性好、生产效率高、设备简单、成本低缺点是钻蚀严重、对图形的控制性较差刻蚀技术：湿法刻蚀湿法化学刻蚀，一般都是各向同性，横向和纵向的刻蚀速度相同，因此，湿法刻蚀得到的图形的横向钻蚀比较严重。第43页，共141页，2022年，5月20日，14点34分，星期四为了适应集成电路特征尺寸的减小提高刻

27、蚀的各向异性。溅射与离子束铣蚀等离子刻蚀反应离子刻蚀(Reactive Ion Etching，RIE)刻蚀技术：干法刻蚀第44页，共141页，2022年，5月20日，14点34分，星期四溅射与离子束铣蚀(Sputtering and Ion Beam Milling)：通过高能惰性气体离子的物理轰击作用刻蚀，各向异性性好，但选择性较差等离子刻蚀(Plasma Etching)：利用放电产生的游离基与材料发生化学反应，形成挥发物，实现刻蚀。选择性好、对衬底损伤较小，但各向异性较差反应离子刻蚀(Reactive Ion Etching，RIE)：通过活性离子对衬底的物理轰击和化学反应双重作用刻蚀

28、。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各向异性和选择性好的优点。目前，RIE已成为VLSI工艺中应用最广泛的主流刻蚀技术第45页，共141页，2022年，5月20日，14点34分，星期四干法刻蚀 VS. 湿法刻蚀第46页，共141页，2022年，5月20日，14点34分，星期四Thin Oxide & Polysilicon GateDeposit a layer of thin oxide Pattern the poly gate Deposit the Poly (by CVD (Chemical Vapor Deposition)Example：第47页，共141页，2022年

29、，5月20日，14点34分，星期四 退火：也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火。根据注入的杂质数量不同，退火温度一般在450950之间。 激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到激活杂质的作用消除损伤 退火方式：炉退火，可能产生横向扩散！快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源(如卤光灯、电弧灯、石墨加热器、红外设备等)48 退火第48页，共141页，2022年，5月20日，14点34分，星期四二、掺杂技术掺杂：将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结

30、、电阻、欧姆接触磷(P)、砷(As) N型硅硼(B) P型硅P掺杂第49页，共141页，2022年，5月20日，14点34分，星期四电阻第50页，共141页，2022年，5月20日，14点34分，星期四 P N+ N+AlAlPPMOSFET第51页，共141页，2022年，5月20日，14点34分，星期四杂质浓度和分布：影响器件的阈值电压、器件的电流电压特性、击穿电压等 杂质浓度：cm-3 杂质分布：结深掺杂技术扩散（结较深、线条较粗）离子注入（浅结、细线条）N P N+ N+AlAl结深第52页，共141页，2022年，5月20日，14点34分，星期四掺杂技术：扩散替位式扩散：杂质离子占据

31、硅原子的位、族元素杂质原子边有空位，杂质本身有足够能量克服晶格势垒 一般要在很高的温度(9501280)下进行磷、硼、砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，可以利用氧化层作为杂质扩散的掩蔽层间隙式扩散：杂质离子位于晶格间隙Na、K、Fe、Cu、Au 等元素扩散系数要比替位式扩散大67个数量级，扩散温度较低（绝对不许用手摸硅片防止Na+沾污。）硅原子空位第53页，共141页，2022年，5月20日，14点34分，星期四选区扩散不能用光刻胶作掩蔽磷、硼、砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，可利用氧化层作为杂质扩散的掩蔽层第54页，共141页，2022年，5月20日

32、，14点34分，星期四55柱面平面球面xJxJScSc横向扩展宽度=0.8xj立体图剖面图选区扩散：杂质横向扩散对小尺寸器件的影响第55页，共141页，2022年，5月20日，14点34分，星期四扩散系统结构图第56页，共141页，2022年，5月20日，14点34分，星期四固态源扩散：如B2O3、P2O5、BN等固态源扩散系统第57页，共141页，2022年，5月20日，14点34分，星期四液态源扩散系统第58页，共141页，2022年，5月20日，14点34分，星期四气态源扩散系统扩散视频第59页，共141页，2022年，5月20日，14点34分，星期四离子注入掺杂也分为两个步骤：离子注入

33、和退火再分布。离子注入是通过高能离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入硅本体，在其他部位，杂质离子被硅表面的保护层屏蔽，完成选择掺杂的过程。进入硅中的杂质离子在一定的位置形成一定的分布。通常，离子注入的深度(平均射程)较浅且浓度较大，必须重新使它们再分布。掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定。同时，由于高能粒子的撞击，导致硅结构的晶格发生损伤。为恢复晶格损伤，在离子注入后要进行退火处理，根据注入的杂质数量不同，退火温度在450950之间，掺杂浓度大则退火温度高，反之则低。在退火的同时，掺入的杂质同时向硅体内进行再分布，如果需要，还要进行后续

34、的高温处理以获得所需的结深和分布。离子注入技术具有一系列优势，正在取代热扩散掺杂技术，成为VLSI工艺流程中掺杂的主要技术。 掺杂的均匀性好温度低：小于600可以精确控制杂质分布可以注入各种各样的元素横向扩展比扩散要小得多。可以对化合物半导体进行掺杂掺杂技术：离子注入高能离子注入改变晶格结构设备昂贵PB第60页，共141页，2022年，5月20日，14点34分，星期四离子注入系统的原理示意图第61页，共141页，2022年，5月20日，14点34分，星期四注入时，表面有氧化层等薄膜,做掩蔽层。N 衬底P 阱第62页，共141页，2022年，5月20日，14点34分，星期四理论分析表明, 硅片中

35、注入的杂质离子的分布近似为对称高斯分布， 杂质浓度最大的地方离硅片表面有一定距离。 Rp：平均深度p：穿透深度的标准差Nmax=0.4NT/ pNT：单位面积注入的离子数，即离子注入剂量杂质分布的峰值浓度：标准方差，杂质分布的散开程度离子注入到无定形靶中的高斯分布情况第63页，共141页，2022年，5月20日，14点34分，星期四光刻胶有效掩蔽层不有效掩蔽层 离子注入的特点1. 离子注入的分布曲线形状（Rp，p），只与离子的初始能量E0有关。杂质浓度最大的地方不是在硅的表面，x0处，而是在xRp处；2离子注入最大值Nmax与注入剂量NT有关。E0与NT都是可以控制的参数。因此，离子注入方法可

36、以精确地控制掺杂区域的浓度及深度；3. 掺杂的均匀性好；4. 可以注入各种各样的元素；5. 温度低：小于600，二氧化硅、氮化硅、光刻胶、铝作为掩蔽层6. 横向扩展比扩散要小得多：几乎垂直射入；7. 可以对化合物半导体进行掺杂；第64页，共141页，2022年，5月20日，14点34分，星期四扩散 VS. 离子注入第65页，共141页，2022年，5月20日，14点34分，星期四离子注入技术在IC制造中的应用 随着离子注入技术的发展，它的应用也越来越广泛，尤其是在集成电路中的应用发展最快。由于离子注入技术具有很好可控性和重复性，这样设计者就可根据电路或器件参数的要求，设计出理想的杂质分布，并用

37、离子注入技术实现这种分布。 离子注入技术在IC制造中的应用 1) 对MOS晶体管阈值电压的控制 2)自对准金属栅结构 3)离子注入在CMOS结构中的应用66第66页，共141页，2022年，5月20日，14点34分，星期四硅栅MOS结构和自对准技术问题的提出： P N+ N+ Al P N+ N+铝栅MOS结构Al沟道无法和源漏连上栅氧化层？ 考虑到光刻的对准误差，要求栅氧化层和栅金属电极均要与源漏有部分交叠。寄生电容第67页，共141页，2022年，5月20日，14点34分，星期四解决方法：硅栅自对准离子注入 采用多晶硅作为栅电极材料，在形成源漏区进行扩散或离子注入时栅材料起到掩膜的作用，自

38、动地保证了栅金属与源漏区对准问题，此技术称为自对准工艺第68页，共141页，2022年，5月20日，14点34分，星期四注入时，表面有氧化层等薄膜,做掩蔽层。N 衬底P 阱第69页，共141页，2022年，5月20日，14点34分，星期四对晶格的影响离子与原子核碰撞级联碰撞晶格损伤离子损伤区第70页，共141页，2022年，5月20日，14点34分，星期四退 火退火：也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火。激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到杂质的作用消除损伤退火方式：炉退火快速退火：脉冲激光法、扫描电

39、子束等第71页，共141页，2022年，5月20日，14点34分，星期四 氧化工艺在硅片表面生成一层二氧化硅膜 集成电路的基础工艺技术是平面技术，首先将硅表面氧化，然后根据各元器件图形在二氧化硅膜上开设窗口，通过该窗口进行定域操作。多次实施这种平面工艺，在硅片表面形成各种平面的元器件以及互连。这种技术之所以能实施的关键在于：能比较容易地获得适应这些工艺的优质的二氧化硅膜，即可以在硅表面生成非常均匀的氧化层而几乎不在晶格中产生应力。 1957年，人们在研究半导体材料的特性时发现二氧化硅层具有阻止杂质侵入的作用。这一发现直接导致了平面工艺技术的出现。 三、薄膜制备：氧化工艺第72页，共141页，2

40、022年，5月20日，14点34分，星期四目的：在硅及其他衬底上制备SiO2层SiO2是一种十分理想的电绝缘材料，它的化学性质非常稳定，室温下它只与氢氟酸发生化学反应在表面已有了二氧化硅后，由于这层已生成的二氧化硅对氧的阻碍，氧化的速度是逐渐降低的。由于硅和二氧化硅的晶格尺寸的差异，每生长1m的二氧化硅，约需消耗0.44m的硅。氧化工艺是一种热处理工艺。在集成电路制造技术中，热处理工艺除了氧化工艺外，还包括前面介绍的退火工艺、再分布工艺，以及回流工艺等。回流工艺是利用掺磷的二氧化硅在高温下易流动的特性，来减缓芯片表面的台阶陡度，减小金属引线的断条情况。硅衬底SiO2氧化工艺第73页，共141页

41、，2022年，5月20日，14点34分，星期四氧化硅层的特点和主要作用氧化硅层的特点性能优良的绝缘体与大多数材料（半导体、金属）附着性良好在硅片上容易生长或淀积B、P、As等杂质在SiO2中的扩散系数都远小于在硅中的扩散系数氧化硅层的主要作用在MOS电路中作为MOS器件的绝缘栅介质，器件的组成部分扩散时的掩蔽层，离子注入的(有时与光刻胶、Si3N4层一起使用)阻挡层作为集成电路的隔离和绝缘介质材料作为电容器的绝缘介质材料作为多层金属互连层之间的介质材料作为对器件和电路进行钝化的钝化层材料隔离氧化膜Field oxide第74页，共141页，2022年，5月20日，14点34分，星期四SiO2的

42、制备方法热氧化法：栅氧化层、场氧化层干氧氧化：水蒸汽氧化：湿氧氧化：干氧湿氧干氧(简称干湿干)氧化法氢氧合成氧化化学气相淀积法：金属化的介质层和扩散掩蔽层等。生长SiO2薄膜的方法有多种， 如热氧化、 阳极氧化、 化学气相淀积等。 其中以热氧化和化学气相淀积（CVD）最为常用。 第75页，共141页，2022年，5月20日，14点34分，星期四（1）热氧化：热氧化生成SiO2薄膜是将硅片放入高温（1000 1200 C）的氧化炉内，然后通入氧气， 在氧化环境中使硅表面发生氧化, 生成SiO2薄膜。 热氧化示意图 第76页，共141页，2022年，5月20日，14点34分，星期四根据氧化环境的不

43、同，又可把热氧化分为干氧法和湿氧法两种。干氧法：如果氧化环境是纯氧气， 这种生成SiO2薄膜的方法就称为干氧法。机理： 氧气与硅表面的硅原子在高温下以 Si+O2=SiO2 式反应， 生成SiO2薄膜。优点：SiO2薄膜结构致密, 排列均匀, 重复性好， 不仅掩蔽能力强, 钝化效果好， 而且在光刻时与光刻胶接触良好， 不宜浮胶。缺点：生长速度太慢。 第77页，共141页，2022年，5月20日，14点34分，星期四湿氧法：如果让氧气先通过95oC的去离子水， 携带一部分水汽进入氧化炉，则氧化环境就是氧气加水汽，这种生成SiO2薄膜的方法就是湿氧法。机理: 湿氧法由于氧化环境中有水汽存在，所以氧

44、化过程不仅有氧气对硅的氧化作用，还有水汽对硅的氧化作用，即 Si+O2=SiO2 Si+2H2O=SiO2+2H2 氧化环境中含有水汽，水汽和SiO2薄膜也能发生化学反应， 生成硅烷醇（Si-OH），即 SiO2+H2O2（Si-OH）特点：速度快、质量差 第78页，共141页，2022年，5月20日，14点34分，星期四氧化技术的发展 随着VLSI集成度的提高，MOS器件的栅氧化层厚度也随之减小。超薄栅氧化层质量的保证 氧化层越薄，漏电和栅氧击穿问题越严重。高介电常数（HighK）栅材料的开发 栅极漏电随着栅氧厚度的减少而指数增加，需采用高介电常数的栅材料。低介电常数（LowK）栅材料的开发

45、 用作布线金属层之间的绝缘介质材料，减小布线电容。第79页，共141页，2022年，5月20日，14点34分，星期四化学汽相淀积(Chemical Vapor Deposition)： 将反应剂蒸气引入反应室，通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程薄膜制备：化学汽相淀积(CVD)四乙氧基硅烷硅烷热分解第80页，共141页，2022年，5月20日，14点34分，星期四化学汽相淀积(CVD)分类常压化学汽相淀积(APCVD)低压化学汽相淀积(LPCVD)：均匀性好，台阶覆盖性好。等离子增强化学汽相淀积(PECVD)：增加射频等离子能力，淀积温度低。第81页，共141页，2022年，5

46、月20日，14点34分，星期四APCVD反应器的结构示意图第82页，共141页，2022年，5月20日，14点34分，星期四 LPCVD反应器的结构示意图第83页，共141页，2022年，5月20日，14点34分，星期四平行板型PECVD反应器的结构示意图第84页，共141页，2022年，5月20日，14点34分，星期四具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点。CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜。掺杂或不掺杂的SiO2多晶硅非晶硅氮化硅金属(钨、钼)等CVD技术特点第85页，共141页，2022年，5月20日，1

47、4点34分，星期四化学汽相淀积(CVD)应用单晶硅的化学汽相淀积(外延)：一般地，将在单晶衬底上生长单晶材料的工艺叫做外延，生长有外延层的晶体片叫做外延片二氧化硅的化学汽相淀积：可以作为金属化时的介质层，而且还可以作为离子注入或扩散的掩蔽膜，甚至还可以将掺磷、硼或砷的氧化物用作扩散源 低温CVD氧化层：低于500中等温度淀积：500800高温淀积：900左右第86页，共141页，2022年，5月20日，14点34分，星期四多晶硅的化学汽相淀积：利用多晶硅替代金属铝作为MOS器件的栅极是MOS集成电路技术的重大突破之一，它比利用金属铝作为栅极的MOS器件性能得到很大提高，而且采用多晶硅栅技术可以

48、实现源漏区自对准离子注入，使MOS集成电路的集成度得到很大提高。淀积多晶硅一般采用化学汽相淀积（LPCVD）的方法。利用化学反应在硅片上生长多晶硅薄膜。适当控制压力、温度并引入反应的蒸汽，经过足够长的时间，便可在硅表面淀积一层高纯度的多晶硅。多晶硅特点：化学汽相淀积(CVD)应用 通过掺杂可以成为准导体与二氧化硅结合良好容易覆盖高熔点金属(如钛、钵、钨等)电导率不如金属第87页，共141页，2022年，5月20日，14点34分，星期四 由于氮化硅氧化速率极低：局域氧化的掩蔽阻挡层。 对水和钠离子在氮化硅中的扩散系数很小：钝化层。 由于氮化硅膜介电常数大，所以可用于电容介质。化学汽相淀积(CVD

49、)应用Si3N4的作用化学气相淀积(CVD)3SiH4+4NH3 Si3N4+12H2(气)(气)(气)(固) 氮化硅的化学汽相淀积：中等温度(780820)的LPCVD或低温(300) PECVD方法淀积第88页，共141页，2022年，5月20日，14点34分，星期四物理气相淀积(PVD)PVD主要是一种物理制程而非化学制程。此技术一般使用氩等钝气体，在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。PVD以真空、溅射、离子化或离子束等方法使纯金属挥发，与碳化氢、氮气等气体作用，加热至400600（约13

50、小时）后，蒸镀碳化物、氮化物、氧化物及硼化物等110m厚之微细粒状薄膜。作用：在集成电路中应用的许多金属或合金材料都可通过蒸镀或溅镀的方法制造。淀积铝也称为金属化工艺，它是在真空设备中进行的。在硅片的表面形成一层铝膜。淀积金属薄膜，形成欧姆接触，实现接触和互连，Al连线。淀积其他薄膜，包括化合物薄膜。蒸发、溅射第89页，共141页，2022年，5月20日，14点34分，星期四蒸发：在真空系统中，通过把被蒸镀物质(如铝)加热，金属原子获得足够的能量后便可以脱离金属表面的束缚成为蒸汽原子，淀积在晶片上。按照能量来源的不同，有灯丝加热蒸发和电子束蒸发两种蒸发原理图第90页，共141页，2022年，5

51、月20日，14点34分，星期四91第91页，共141页，2022年，5月20日，14点34分，星期四92基片加热器基片架基片真空室钟罩蒸发料蒸发源加热电极电阻加热金属舟抽气第92页，共141页，2022年，5月20日，14点34分，星期四第93页，共141页，2022年，5月20日，14点34分，星期四溅射：真空系统中充入惰性气体，在高压电场作用下，气体放电形成的离子被强电场加速，轰击靶材料，使靶原子逸出并被溅射到晶片上。第94页，共141页，2022年，5月20日，14点34分，星期四95 溅射镀膜 溅射镀膜的基本原理 用高能粒子（经电场加速的正离子）冲击作为阴极的固态靶，靶原子与这些高能粒

52、子交换能量后从表面飞出，淀积在作为阳极的硅片上，形成薄膜。 直流二极溅射台 高频溅射台第95页，共141页，2022年，5月20日，14点34分，星期四其他薄膜制备技术应用：接触和互连接触：自对准多晶硅/硅化物结构（salicide） 互连：多层互连、铜互连铜互连技术（二次镶嵌技术）第96页，共141页，2022年，5月20日，14点34分，星期四 当金属作为电极从半导体中引出电流时，希望载流子在进出半导体时少受阻力。形成良好的欧姆接触。金属和半导体接触第97页，共141页，2022年，5月20日，14点34分，星期四金属和轻掺杂半导体接触第98页，共141页，2022年，5月20日，14点3

53、4分，星期四常用的金属接触互连材料互连金属化材料的要求：导电性能好，引起的损耗小。与半导体之间有良好的接触特性性能稳定：金属化材料不和硅发生反应。台阶覆盖性能好：防止台阶处金属化层变薄甚至出现断条情况。工艺相容：不改变已有器件的特性。第99页，共141页，2022年，5月20日，14点34分，星期四常用的金属化和互连材料铝：电迁移现象、铝硅互溶问题。铝硅合金：减少铝硅互溶。铝铜合金：抑制电迁移。重掺杂多晶硅 20世纪70年代初，MOS集成电路中，开始用重掺杂多晶硅薄膜代替金属铝作为栅极材料并形成互连。第100页，共141页，2022年，5月20日，14点34分，星期四难熔金属硅化物 由于多晶硅

54、电阻率较高，当IC工艺达到1um以下时，多晶硅互连线已成为限制IC速度提高的主要障碍，为此出现了自对准多晶硅/硅化物结构（salicide）。铜 随着VLSI集成度的增加，线条尺寸进一步减小，布线延迟更加严重。采用低介电常数的介质作为层间绝缘层。采用电阻率更低的铜代替铝作为布线材料。（铜为间隙杂质，扩散速度块，二次镶嵌技术。第101页，共141页，2022年，5月20日，14点34分，星期四金属：铝的特点铝的优势电阻率低2.65ucm易制备易成形粘附性好铝的不足电迁移效应：高电流密度下长期工作会导致开路或短路熔点较低：淀积铝之后不能有高温工艺适合做集成电路的互连材料电迁移现象第102页，共14

55、1页，2022年，5月20日，14点34分，星期四采用硅化物，可以大大降低寄生电阻自对准多晶硅/硅化物结构（salicide）第103页，共141页，2022年，5月20日，14点34分，星期四 铝钨塞氧化层多层互连集成电路要求互连线尽可能短，并且彼此间不能相交第104页，共141页，2022年，5月20日，14点34分，星期四 集成电路中的晶体管与分立晶体管的主要区别是集成电路中晶体管的所有电极都比须制作在集成电路芯片的表面，而且每个晶体管之间必须在电学上相互隔离开，防止器件间的相互影响。四、隔离技术常用的隔离技术： pn结隔离、等平面氧化层隔离(场隔离）、沟槽隔离、介质隔离等。双极集成电路

56、隔离工艺MOS集成电路隔离工艺第105页，共141页，2022年，5月20日，14点34分，星期四106 pn结隔离技术 目的：使做在不同隔离区的元件实现电隔离结构：如图所示特点： 为降低集电极串联电阻rCS，在P型衬底与n型外延之间加一道n+埋层，提供IC的低阻通路。 为进一步降低集电极串联电阻rCS集电极接触区加磷穿透扩散（应在基区扩散之前进行） 为减小隔离槽的实际宽度可采用对通隔离技术第106页，共141页，2022年，5月20日，14点34分，星期四107 对通隔离技术 在n+埋层扩散后，先进行p+浓硼下隔离扩散，去除氧化层后，生长n型外延，然后在进行p+浓硼上隔离扩散的同时，做纵向p

57、np管（将在模拟IC中使用这种器件）的发射区扩散，这样可缩短扩散时间，使横向扩散尺寸大为降低，节省了芯片面积。对通隔离技术示意图第107页，共141页，2022年，5月20日，14点34分，星期四108PN结隔离的制造工艺 （a） P-Si衬底（b）氧化（c）光刻掩模1 （d）腐蚀（e）N+埋层扩散（f）外延及氧化（g）光刻掩模2（i）P+隔离扩散及氧化（正胶）第108页，共141页，2022年，5月20日，14点34分，星期四109绝缘介质隔离(DIDielectric Isolation)(a) 氧化，光刻(b) 各向异性腐蚀，刻出V形槽(c) 热生长1m的SiO2(d) 生长250m的多

58、晶硅(e)研磨背面的单晶硅，直到磨出单晶硅岛为止(f) 在硅岛上制作各种类型的器件第109页，共141页，2022年，5月20日，14点34分，星期四有源区：在集成电路中，通常将硅片上用于制作各种元器件的区域，称作有源区。场区：其他没有制作器件的区域称作场区。两个概念第110页，共141页，2022年，5月20日，14点34分，星期四双极集成电路隔离工艺标准隐埋集电极隔离工艺（Standard Buried Collector Process，SBC）不同n型区之间靠反向偏置的pn结隔离隔离区较宽寄生电容较大pn结隔离第111页，共141页，2022年，5月20日，14点34分，星期四集电区扩

59、散隔离（Collector Diffused Isolation，CDI）与SBC相比具有工艺简单，隔离面积小等优点第112页，共141页，2022年，5月20日，14点34分，星期四介质隔离（Dielectric Isolation, DI）隔离效果好研磨背面时要求精确的机械定位高温淀积多晶硅时硅片容易翘边第113页，共141页，2022年，5月20日，14点34分，星期四等平面氧化物隔离工艺（Recessed Oxidation Isolation, ROI)横向采用氧化层介质隔离，纵向仍为pn结隔离寄生电容小隔离面积较小场隔离第114页，共141页，2022年，5月20日，14点34分，

60、星期四MOS集成电路隔离工艺第115页，共141页，2022年，5月20日，14点34分，星期四标准场氧化隔离 为了防止场区寄生晶体管开启，如果仅通过增加场氧化层的厚度实现隔离。 造成较高而且陡直的氧化物台阶，不利于金属布线，并且无法实现自对准的场区沟道截至掺杂。第116页，共141页，2022年，5月20日，14点34分，星期四局域氧化隔离（Local Oxidation Isolation ，LOCOS)Selectively grow the Field Oxide (FOX)FOX recesses into the silicon surface, thus, more planar