寄存器与计数器

1、寄存器与计数器1第1页，共87页，2022年，5月20日，1点51分，星期三6.1 寄存器与移位寄存器 主要内容： 触发器构成的寄存器集成寄存器74LS374/ 74HC374/ 74HCT374 移位寄存器的五种输入输出方式 触发器构成的移位寄存器 4位集成移位寄存器74LS194 移位寄存器的应用举例第2页，共87页，2022年，5月20日，1点51分，星期三6.1.1 寄存器 在数字电路中，用来存放二进制数据或代码的电路称为寄存器 。上述寄存器的寄存时间？10101010第3页，共87页，2022年，5月20日，1点51分，星期三 集成寄存器74LS175第4页，共87页，2022年，5

2、月20日，1点51分，星期三课外查资料：了解集成寄存器74LS373与74LS374。74LS175真值表第5页，共87页，2022年，5月20日，1点51分，星期三6.1.2 移位寄存器 移位寄存器的5种输入输出方式： （a）串行输入/右移/串行输出 （b）串行输入/左移/串行输出第6页，共87页，2022年，5月20日，1点51分，星期三（c）并行输入/串行输出 （d）串行输入/并行输出 第7页，共87页，2022年，5月20日，1点51分，星期三（e）并行输入/并行输出 第8页，共87页，2022年，5月20日，1点51分，星期三第9页，共87页，2022年，5月20日，1点51分，星期

3、三1.串行输入/串行输出/并行输出移位寄存器：下图所示为边沿D触发器组成的4位串行输入/串行输出移位寄存器。串行输入1010第10页，共87页，2022年，5月20日，1点51分，星期三（a）寄存器清零0000000第11页，共87页，2022年，5月20日，1点51分，星期三（c）第2个CP脉冲之后 （d）第3个CP脉冲之后0000第12页，共87页，2022年，5月20日，1点51分，星期三（e）第4个CP脉冲之后1010第13页，共87页，2022年，5月20日，1点51分，星期三例6-1 对于图6-4所示移位寄存器，画出下图所示输入数据和时钟脉冲波形情况下各触发器输出端的波形。设寄存器

4、的初始状态全为0。第14页，共87页，2022年，5月20日，1点51分，星期三2. 集成电路移位寄存器常用集成电路移位寄存器为74LS194，其逻辑符号和引脚图如图所示。 第15页，共87页，2022年，5月20日，1点51分，星期三第16页，共87页，2022年，5月20日，1点51分，星期三例6-2 利用两片集成移位寄存器74LS194扩展成一个8位移位寄存器。 第17页，共87页，2022年，5月20日，1点51分，星期三例6-3由集成移位寄存器74LS194和非门组成的脉冲分配器电路如图所示，试画出在CP脉冲作用下移位寄存器各输出端的波形。第18页，共87页，2022年，5月20日，

5、1点51分，星期三6.2 异步N进制计数器主要内容：异步n位二进制加、减计数器电路异步n位二进制计数器电路的构成方法异步3进制加计数器电路异步6进制加计数器电路异步非二进制计数器电路的构成方法第19页，共87页，2022年，5月20日，1点51分，星期三 能够对输入脉冲个数进行计数的电路称为计数器。 一般将待计数的脉冲作为CP脉冲。电路结构：触发器门电路。N个触发器可表示N位二进制数。第20页，共87页，2022年，5月20日，1点51分，星期三计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进

6、制计数器第21页，共87页，2022年，5月20日，1点51分，星期三6.2.1 异步n位二进制计数器 1. 异步2位二进制加计数器第22页，共87页，2022年，5月20日，1点51分，星期三工作原理分析第23页，共87页，2022年，5月20日，1点51分，星期三异步2位二进制减计数器第24页，共87页，2022年，5月20日，1点51分，星期三2.异步n位二进制计数器其构成具有一定的规律：(a)异步n位二进制计数器由n个触发器组成，每个触发器均接成T触发器。(b)各个触发器之间采用级联方式，其连接形式由计数方式（加或减）和触发器的边沿触发方式（上升沿或下降沿）共同决定 。例子第25页，共

7、87页，2022年，5月20日，1点51分，星期三6.2.2 异步非二进制计数器1.异步3进制加计数器 异步3进制加计数器以异步2位二进制加计数器为基础构成。 要实现这一点，必须使用带异步清零端的触发器。计数脉冲Q1Q00001012103114（再循环）00计数脉冲Q1Q00001012103（再循环）00第26页，共87页，2022年，5月20日，1点51分，星期三异步3进制加计数器电路如下计数到11的瞬间就清零 110第27页，共87页，2022年，5月20日，1点51分，星期三异步3进制加计数器输出波形：第28页，共87页，2022年，5月20日，1点51分，星期三 2. 异步非二进制

8、计数器 构成方式与上述3进制计数器一样，即采用“反馈清零”法。 如：异步6进制加计数器电路可在3位2进制加计数器电路基础上实现。第29页，共87页，2022年，5月20日，1点51分，星期三异步6进制加计数器电路计数到110的瞬间就清零 1100第30页，共87页，2022年，5月20日，1点51分，星期三6.3 同步N进制计数器主要内容：同步2位二进制加、减计数器电路同步3位二进制加、减计数器电路同步n位二进制计数器电路的构成方式同步5进制加计数器电路同步10进制加法计数器电路第31页，共87页，2022年，5月20日，1点51分，星期三6.3.1 同步n位二进制计数器1.同步2位二进制计数

9、器 第32页，共87页，2022年，5月20日，1点51分，星期三工作原理分析第33页，共87页，2022年，5月20日，1点51分，星期三2.同步3位二进制计数器 第34页，共87页，2022年，5月20日，1点51分，星期三第35页，共87页，2022年，5月20日，1点51分，星期三3.同步n位二进制计数器 计数器的构成具有一定的规律，可归纳如下： （a）同步n位二进制计数器由n个JK触发器组成；（b）各个触发器之间采用级联方式，第一个触发器的输入信号J0K01，其它触发器的输入信号由计数方式决定。 第36页，共87页，2022年，5月20日，1点51分，星期三如果是加计数器则为：如果是

10、减计数器则为：第37页，共87页，2022年，5月20日，1点51分，星期三6.3.2 同步非二进制计数器 同步非2n进制计数器的电路构成没有规律可循，可采取“观察”法，其具体构成过程见书p158第38页，共87页，2022年，5月20日，1点51分，星期三 1.同步5进制加法计数器 第39页，共87页，2022年，5月20日，1点51分，星期三2.同步10进制加计数器电路第40页，共87页，2022年，5月20日，1点51分，星期三6.4 集成计数器主要内容：同步二进制加计数器74LS161的逻辑功能同步十进制加/减计数器74LS192的逻辑功能异步二进制加法计数器74LS93的逻辑功能异步

11、十进制加法计数器74LS90的逻辑功能采用74LS161构成小于16的任意进制加计数器采用74LS90构成小于10的任意进制加计数器采用两片74LS161构成小于256的任意进制加法计数器采用两片74LS90构成小于100的任意进制加法计数器第41页，共87页，2022年，5月20日，1点51分，星期三6.4.1 集成同步二进制计数器 其产品多以四位二进制即十六进制为主，下面以典型产品 74LS161为例讨论。 第42页，共87页，2022年，5月20日，1点51分，星期三 异步清零。当CLR=0时，不管其它输入信号的状态如何，计数器输出将立即被置零。第43页，共87页，2022年，5月20日

12、，1点51分，星期三 同步置数。当CLR=1（清零无效）、LD=0时，如果有一个时钟脉冲的上升沿到来，则计数器输出端数据Q3Q0等于计数器的预置端数据D3D0。第44页，共87页，2022年，5月20日，1点51分，星期三数据保持。当CLR=1、LD=1，且ETEP=0时，无论有没有时钟脉冲，计数器状态将保持不变。第45页，共87页，2022年，5月20日，1点51分，星期三加法计数。当CLR=1、LD=1（置数无效）且ET=EP=1时，每来一个时钟脉冲上升沿，计数器按照4位二进制码进行加法计数，计数变化范围为00001111。该功能为它的最主要功能。进位信号RCO=ETQ3Q2Q1Q0。第4

13、6页，共87页，2022年，5月20日，1点51分，星期三例6-4 用74LS161构成十二进制加法计数器。解：（1）反馈清零法第47页，共87页，2022年，5月20日，1点51分，星期三过渡状态1100产生清零信号第48页，共87页，2022年，5月20日，1点51分，星期三（2）反馈置数法（假设置数0001）第49页，共87页，2022年，5月20日，1点51分，星期三0 0 0 1第50页，共87页，2022年，5月20日，1点51分，星期三减计数HHL加计数HHLDCBADCBALLLLLLHQDQCQBQADCBACPDCPULDRD输 出预置数据输入时钟预置清零异步清零： 异步预

14、置数： 课外：双时钟4位二进制同步可逆计数器 74LS193 同步加计数： 同步减计数： RD=1 RD=0, LD=0 RD=0, LD=1,CPD=1 RD=0, LD=1,CPU=1 第51页，共87页，2022年，5月20日，1点51分，星期三6.4.2 集成同步非二进制计数器 其产品多以BCD码为主，下面以典型产品 74LS192为例讨论。 第52页，共87页，2022年，5月20日，1点51分，星期三第53页，共87页，2022年，5月20日，1点51分，星期三74LS192具有以下功能：(1) CLR=1时异步清零，它为高电平有效。(2) CLR=0（异步清零无效）、LD=0时异

15、步置数。(3) CLR=0，LD=1（异步置数无效）且减法时钟CPD=1时，则在加法时钟CPU上升沿作用下，计数器按照8421BCD码进行递增计数：00001001。 (4) CLR=0，LD=1且加法时钟CPU1时，则在减法时钟CPD上升沿作用下，按照8421BCD码进行递减计数：10010000。(5) CLR=0，LD=1，且CPU1，CPD=1时，计数器输出状态保持不变。第54页，共87页，2022年，5月20日，1点51分，星期三例6-5 利用反馈置数法，用74LS192 构成七进制加法计数器。（要求采用预置数据输入：0010。）解：74LS192在加计数模式下的状态转换图如图所示，

16、 第55页，共87页，2022年，5月20日，1点51分，星期三第56页，共87页，2022年，5月20日，1点51分，星期三6.4.3 集成异步二进制计数器 集成异步二进制计数器在基本异步计数器的基础上增加了一些辅助电路，以扩展其功能。典型产品是74LS93。 第57页，共87页，2022年，5月20日，1点51分，星期三（1）触发器A为独立的1位二进制计数器；（2）触发器B、C、D三级为独立的3位二进制计数器（即八进制）；（3）将两者级联可构成4位二进制计数器（即十六进制）；第58页，共87页，2022年，5月20日，1点51分，星期三(4) 计数器为异步清零，R0(1)、R0(2)是清零

17、输入端，且高电平有效。 因此，74LS93实际上是一个二八十六进制异步加法计数器，采用反馈清零法可构成小于十六的任意进制异步加法计数器。第59页，共87页，2022年，5月20日，1点51分，星期三第60页，共87页，2022年，5月20日，1点51分，星期三例6-6 74LS93的内部电路如图所示，采用下面两种不同的级联方式所构成的计数器有何不同？（1）计数脉冲从CPA输入，QA连接到CPB；（2）计数脉冲从CPB输入，QD连接到CPA；第61页，共87页，2022年，5月20日，1点51分，星期三解：上述两种级联方式所构成的计数器都是4位二进制计数器或十六进制计数器。但计数器输出状态的高、

18、低位构成方式不同：对于级联方式（1），二进制计数器为低位，八进制计数器为高位，其输出状态为QDQCQBQA；对于级联方式（2），八进制计数器为低位，二进制计数器为高位，其输出状态为QAQDQCQB；第62页，共87页，2022年，5月20日，1点51分，星期三6.4.4 集成异步非二进制计数器 其典型产品是74LS90（或74LS290，两者的逻辑功能相同，但引脚图不同），它的内部电路及引脚图如图所示。 第63页，共87页，2022年，5月20日，1点51分，星期三第64页，共87页，2022年，5月20日，1点51分，星期三从图中可以看出：（1）触发器A为独立的1位二进制计数器。（2）触发器

19、B、C、D三级为独立的3位五进制计数器，其计数状态范围为000100。第65页，共87页，2022年，5月20日，1点51分，星期三（3）将二进制和五进制计数器级联可构成十进制计数器： 如果将QA与CPB相连，CPA作为计数脉冲输入端，如图（a）所示，则计数器的输出端QD QC QB QA为8421BCD码十进制计数器。 第66页，共87页，2022年，5月20日，1点51分，星期三工作原理分析第67页，共87页，2022年，5月20日，1点51分，星期三如果将QD与CPA相连，CPB作计数脉冲输入端，如图（b）所示，则输出端QA QD QC QB为5421BCD码十进制计数器。第68页，共8

20、7页，2022年，5月20日，1点51分，星期三工作原理分析第69页，共87页，2022年，5月20日，1点51分，星期三74LS90具有以下功能：（1）异步清零。（2）异步置9。（3）正常计数。（4）保持不变。第70页，共87页，2022年，5月20日，1点51分，星期三例6-7 分别采用反馈清零法和反馈置9法，用74LS90构成8421BCD码的8进制加法计数器。解：（1）采用反馈清零法。第71页，共87页，2022年，5月20日，1点51分，星期三（2）采用反馈置9法。首先连接成8421BCD码十进制计数器，然后在此基础上采用反馈置9法。8进制加法计数器的计数状态为1001、000001

21、10，其状态转换图如图（a）所示。 第72页，共87页，2022年，5月20日，1点51分，星期三第73页，共87页，2022年，5月20日，1点51分，星期三练习: 下图是几进制计数器?答: 8进制QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS901000为过渡状态，故输出端状态的变化范围:00000111第74页，共87页，2022年，5月20日，1点51分，星期三练习: 下图是几进制计数器?答: 7进制QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS90&第75页，共87页，2022年，5月20日，1点51

22、分，星期三练习：用一片74LS90设计九进制计数器QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS90第76页，共87页，2022年，5月20日，1点51分，星期三6.4.5 集成计数器的扩展 将两片计数器（分别为模n和模m）相串接，可扩展为N = nm 的计数器。在此基础上再利用前面介绍的反馈清零或反馈置数的方法，可构成小于N = nm 的任意进制计数器。 例6-8 用两片74LS161构成 256进制加法计数器。 解：74LS161有专门的进位信号RCO，每片接成十六进制，两片之间串接方式有两种： 第77页，共87页，2022年，5月20日，1点51

23、分，星期三两片之间串接方式第78页，共87页，2022年，5月20日，1点51分，星期三 注意：如果直接将低位片的进位信号RCO作为高位片的时钟脉冲，则当第15个计数脉冲到来后，低位片输出状态将变成1111，使其RCO由0变为1，高位片就开始计数一次。这时，虽然仍是256进制计数器，但计数状态顺序发生了变化。下面的时序波形图清楚地说明了这一点。 第79页，共87页，2022年，5月20日，1点51分，星期三例6-9 用两片74LS161构成204进制加法计数器。解：首先将两片74LS161串接构成256进制加法计数器，然后在此基础上采用“整体反馈清零”或“整体反馈置数”方法构成小于256的任意进制加法计数器。 第80页，共87页，2022年，5月