接口第三章精品课件

1、接口第三章1第1页，共83页，2022年，5月20日，0点38分，星期四本 章 学 习 目 标内存储器是位于主板上的半导体存储器，包括只读存储器 ROM、随机存储器 RAM 和高速缓存 Cache。1存储器的组成及功能：微机系统中内部存储器，包括半导体存储器 ROM、RAM 以及闪存 Flash Memory 的组成及功能。2存储器性能参数：半导体存储器相关技术指标及实现技术。新型 RAM 技术，包括 DDR、DDR 、DDR 3、RDRAM 和 QBM 技术。316 位和 32 位存储子系统：存储地址空间的硬件组织方式、系统总线与内部存储器的连接方式、片选信号的产生和译码方式、奇偶校验方式和

2、等待状态产生方法等与之相关的存储器接口技术。通过本章的学习，应对存储系统有一定的了解，掌握存储系统的结构形式、工作方式，包括存储元、存储体和存储器的结构形式和工作方式，以及存储器相关信号的作用和产生方法。2第2页，共83页，2022年，5月20日，0点38分，星期四31 半导体存储器311 只读存储器 ROM 只读存储器 ROM（Read Only Memory）用于存放系统固化程序，如主板 BIOS、硬盘控制程序、打印机控制程序、汉字打印字库、网卡引导程序等，以及某些用户自行设计的控制程序。ROM 中的信息可通过外部写入器写入，或通过程序刷新方式写入。ROM 系统由地址译码器、存储矩阵和输出

3、缓冲器组成。3第3页，共83页，2022年，5月20日，0点38分，星期四 311 只读存储器 ROM 1ROM （Read Only Memory）通过掩膜工艺、双极工艺或 MOS 工艺实现数据编程，用于存放主板 BIOS 或微程序，生产厂家在芯片生产时对芯片实行一次性编程。2PROM （ Programmable ROM）可编程只读存储器。可在专用的 PROM 写入器上由用户一次性写入程序。芯片上存储单元原始状态为全 “1”，采用熔断型存储结构。写入时，V CC 端加高压（+ 12V），编程控制为高。当数据位为 0 时三极管射极上的熔丝被熔断，写入 0 信息；当数据位为 1 时保留熔丝。读

4、出时，V CC 端接 + 5 V，字线选择为高，若晶体管导通则输出 “1” 信息，若晶体管截止则输出 “0” 信息，信息由 D 端输出。金属熔丝4第4页，共83页，2022年，5月20日，0点38分，星期四 311 只读存储器 ROM 3EPROM（Erasable Programmable ROM） 可擦除可编程只读存储器，型号为 2716（16Kb / 2KB） 27010（1Mb / 128KB）。芯片顶端中间有一个石英玻璃窗口，用紫外线照射 3 5 分钟可擦除信息，在专用 EPROM 编程器上可写入信息。 EPROM 存储电路的工作原理基本存储电路中的 NMOS 管带有一个浮置栅 G，

5、置于绝缘的二氧化硅中。初始状态和清除状态下浮置栅上无电荷，NMOS 管不导通，存放信息为 “1”。 写 “0” 时，在漏极 D 和源极 S 之间加上高压，使 NMOS 管瞬间雪崩击穿，向栅极注入电荷。由于绝缘的作用，栅极将保存电荷使 NMOS 管导通，存放信息为 “0”。5第5页，共83页，2022年，5月20日，0点38分，星期四 311 只读存储器 ROM 读出时 ,VCC 端接 + 5 V，字线为高选通后，若浮置栅上有电荷，则 MOS 管导通，位线上输出信息 “0”；若浮置栅上无电荷，则 MOS 管截止，位线上输出信息 “1”。浮置栅上的电荷在特殊紫外线的照射下，电荷被激发形成光电流泄放

6、，使 NMOS 管截止，存储元恢复为原始状态。 EPROM 引脚配置和工作方式芯片管脚除地址、数据、电源引脚外主要有 （片选）、 （数据输出允许）、 （编程控制）和 Vpp（编程电源）四个信号。EPROM 有五种工作方式，但重要的有以下三种：读： 、 为低， 为高，Vpp 为 +5V。将对应单元内容读出。待机： 为高、Vpp为 +5V, 、 任意，数据输出为高阻，这种状态下功耗仅为最大功耗的 1 / 4。主要为降低功耗而设置。6第6页，共83页，2022年，5月20日，0点38分，星期四 311 只读存储器 ROM 编程： 、 为低、 为高、Vpp 为 +12V 或 +25V，数据线上为写入信

7、号。4EEPROM（Electric Erasable Programme ROM）电可擦除可编程只读存储器，型号为 2816 28010。可在线擦除和写入，芯片管脚的定义与EPROM相似，仅将EPROM的Vpp改为 , 改为 。EEPROM 工作方式主要有以下三种： 读： 、 为低， 为高，将地址对应单元读出。待机： 为高，数据输出为高阻，主要为降低功耗而设置。字节编程： 、 为低， 为高，数据线上为写入信号。5闪存 Flash memory本质上属于 EEPROM，可在线擦除和重写。与 EEPROM 的主要区别在于存储单元的结构和工艺。闪存存储容量 1 2Mb（128KB 256KB），易

8、于在线刷新，目前已基本取代了前几种产品。7第7页，共83页，2022年，5月20日，0点38分，星期四312 静态读 / 写存储器 SRAM1，基本存储电路 基本存储电路为半导体双稳态触发器，可采用 N 沟道 金属氧化物半导体 NMOS、P 沟道金属氧化物半导体 PMOS、互补金属氧化物半导体 CMOS 或晶体管 晶体管逻辑电路 TTL 工艺制作。各种工艺中，NMOS ( PMOS )集成度高，CMOS 功耗低，而 TTL 速度快。2SRAM 芯片举例6264 SDRAM 为 28 引脚 8K8b 双列直插芯片。13 位地址 A12 A0，8 位数据 I / O7 I / O0。采用行、列译码

9、方式，A12 A5 作为行译码，产生 256 个行选信号，A 4 A 0 作为列译码，产生 32 个列选信号，实现对 25632 = 8192（8KB）个存储单元的寻址操作。各存储单元通过 I / O 控制电路和数据输入 / 输出缓冲器与 CPU 实现数据交换。读 / 写时产生片选信号 1和 CS2， 为读写控制信号，为高时读，为低时写， 为输出允许信号，为低时输出数据。当片选信号 1为高或 CS2 为低时， I / O 引脚处于高阻状态，芯片处于低功耗。8第8页，共83页，2022年，5月20日，0点38分，星期四313 动态读 / 写存储器 DRAMDRAM 利用晶体管栅极电容存储信息，电

10、容上有电荷为 1，无电荷为 0。由于电容存在漏电现象，无法长时间保存信息。故在系统中设置刷新电路，定期对内存单元刷新，保持数据的稳定性。 1DRAM 基本存储电路单管型 DRAM 存储电路由于结构简单、集成化高而被普遍使用。数据以电荷方式存放在电容 CS 上，CMOS 管 V 为开关，为高导通，由行选信号控制。写入时，行选信号为高，打开开关，数据信号经开关送入 CS，为高时向 CS 充电至高电压，为低时 CS 放电至低电压。读出时，在数据线上加上 0 到 1 之间的正电压，向 CD 充电。行选信号打开开关，读出信息，根据数据线上电压的增、减判别 1 或 0。DRAM 的读出是一种破坏性读出，读

11、 “1” 信号的同时 CS 上的电荷会部分泻放，加上静态下的自然泄放，信息保存时间通常小于 2ms。 9第9页，共83页，2022年，5月20日，0点38分，星期四313 动态读 / 写存储器 DRAM2DRAM 的刷新方式在 2ms 内所有单元必须被刷新，刷新按行进行。设读写周期为 tc，刷新周期为 tr，tc = t r = 0.5s，刷新采用以下三种方式： 集中刷新：将刷新时间间隔 2ms 分为两个时间段，前段用于读 / 写（3872 个 t c），后段用于对所有行进行集中刷新（128 个 t r ）。这种方式刷新速度快，但在后时间段读 / 写暂停，CPU 必须等待。 分散刷新：将系统周

12、期 t s 一分为二，分为 t c 和 t r ， t c 用于读 / 写，t r 用于刷新。这种方式刷新简单，但影响速度。 异步刷新：结合以上两种方式，先按分散刷新方式将刷新时间分为 128 段，每段约 15.5s，再按集中刷新方式将每段分为两个时间段，前 15s 用于读 / 写，后 0.5s 对一行进行刷新。刷新与 CPU 访存操作可能发生冲突，解决方法是使用刷新控制器进行控制。可采用以下 3 种控制方式：10第10页，共83页，2022年，5月20日，0点38分，星期四313 动态读 / 写存储器 DRAM 异步控制方式：CPU 访存请求与刷新请求属于两个独立事件，刷新控制器按先到先服务

13、和优先级对两个请求服务，刷新请求的优先级高于 CPU 访存优先级。特点：控制电路复杂，CPU 等待。 同步控制方式：利用 CPU 不访存时间刷新，要求处理器有确定的不访存时间。特点：控制简单，但难以确保刷新要求。 半同步控制方式：利用时钟上升沿处理 CPU 访存要求，时钟下降沿处理刷新操作。特点：控制简单，但刷新次数太多。3 DRAM 芯片举例4164 芯片为 16 引脚 64Kb（64K1）双列直插芯片。64K 需 16 位地址，为减少引脚数量，将地址分为 8 位行地址与 8 位列地址，采用分时传送方法，通过行地址选通信号 先锁存行地址，再通过列地址选通信号 ; 锁存列地址，这样仅需 8 位

14、地址线 A 7 A 0。11第11页，共83页，2022年，5月20日，0点38分，星期四313 动态读 / 写存储器 DRAM存储空间分为 4 个区，每区为 128 行128 列（16Kb），每区设置 128 个读出放大器。行地址锁定后，经译码用低 7 位选择每个区中 128 行中的一行，4 个区有 4 行共 512 个存储元被选中，存储元信息送读出放大器。列地址锁定后，经译码用低 7 位选择每个区中 128 个放大器中的一个，4 个区共选中 4 个放大器。经行、列译码后，有 4 个存储元信息与 I / O 控制连接。行、列地址的最高 1 位送 I / O 控制，选择 4 位中的 1 位与外

15、界交换信息。 当 为高时，16 位地址指定单元中的数据通过放大器放大后经数据输出缓冲器送 DOUT；当 为低时，DIN 端的数据经数据输入缓冲器送入 16 位地址指定的存储单元。刷新操作时执行只有 的访问周期，行译码后四个区中的同一行所有存储元与放大器的输入输出端连接，信号经放大后再回写存储元，实现刷新。逐一改变行地址，可对整个存储器进行刷新。12第12页，共83页，2022年，5月20日，0点38分，星期四313 动态读 / 写存储器 DRAM4DRAM 控制器DRAM 控制器作为 CPU 与 DRAM 之间的接口电路，通过它把 CPU 的信号转换成 DRAM 的控制信号，实现对 DRAM

16、的控制。 地址多路器：分时传送行地址和列地址，并传送刷新地址。 刷新定时器：对 DRAM 进行定时刷新。 刷新地址计数器：对低 7 位行地址进行计数，逐行对存储器进行刷新。 仲裁电路：按 FIFO 方式传送访存和刷新请求，刷新请求的优先级高于 CPU 读 / 写请求。 定时信号发生器：按照要求定时提供 、 和 信号，实现读 / 写操作和刷新操作。 数据缓冲器：作为输入 / 输出数据缓冲存储器13第13页，共83页，2022年，5月20日，0点38分，星期四314 内存的发展1快页存储器 FP DRAM（Fast Page DRAM）用于早期 486 及前期机器。采用同一电路存取数据，存取速度较

17、慢。 FP DRAM 仅有 SIMM（单边接触存储模块）类型的 30 线和 72 线两种内存条，支持 40M 系统总线速度。2扩充数据输出存储器 EDO DRAM取消两个存取周期间的时间间隔，在发送数据的同时访问下一个内存页面。这种访问方式称为流水线结构方式，允许两次内存访问有时间重叠。支持 66M 系统总线速度，有 72 线 SIMM 和 168 线 DIMM（双边接触存储模块） 两种结构形式。 3同步动态随机内存 SDRAM与 CPU 同步，共享时钟周期，内存访问采用突发模式，适用于 100M 系统总线速度，只有 168 线 DIMM 一种结构形式。14第14页，共83页，2022年，5月

18、20日，0点38分，星期四314 内存的发展4双数据速率存储器 DDR SDRAM为 SDRAM 的换代产品，线数为 184 线 ( ( 52 + 40 )2)。特点是采用双沿触发方式，利用时钟上升沿和下降沿传输数据，使带宽增加一倍，可适应更高的总线速度，适用于 133M 系统总线速度。 5总线动态随机存储器 RDRAM采用独特设计方案，以 2 条 8 位（或 9 位）数据通道传输数据，时钟频率高达 400M。传送速度最高可达 1.6G / s 的尖峰带宽，内存条线数为 184 线 ( (46 + 46)2)，适用于 133M 系统总线速度。 6双数据速率存储器 型 DDR 陆续推出 DDR

19、400、533、667 内存条，运行频率为 200MHz、266MHz 和 333MHz，数据传输率为 400MHz、533MHz 和 667MHz。由于运行速度较快，在内存条芯片上增加了散热铝片或铜片。DDR 线数为 240 线 ( ( 64 + 56 )2) ，适用于 166M、200M 系统总线速度。15第15页，共83页，2022年，5月20日，0点38分，星期四314 内存的发展7 双数据速率存储器 3 型 DDR 3DDR 3 内存是 DDR 的改进版，线数为 240 线 ( ( 72 + 48 )2)。与 DDR 相比，功耗和发热量小，工作频率高，通用性好，成本低。DDR 颗粒规

20、格为 4M32bit，而 DDR 3 规格为 8M32bit，颗粒的减少使内存成本得以有效控制，适用于 233 400M 系统总线速度。 。8 四倍带宽内存 QBMQBM 采用“位填塞”机制，在不增加内存基准频率的条件下，利用现有的 DDR 内存和其他组件，实现两倍数据率的配置。一个 QBM 模块由两个 DDR 内存模块组成，其中一个模块运行在正常频率下，另外一个模块的时钟周期和前一个模块的时钟周期有 90 度的相位差，两者的工作起始时间相差 1 / 4 个时钟周期，通过这种简单的方法让 QBM 得到两倍于 DDR 内存的工作效率，即一个时钟周期实现 4 次数据读写。QBM 线数为 184 线

21、 ( ( 52 + 40 )2)。16第16页，共83页，2022年，5月20日，0点38分，星期四 315 闪存 Flash memory闪存是一种快擦写不挥发存储器，可在线擦除和重写。闪存的易修改性是它的优点，其内部程序便于刷新，但也是它的缺点，较容易受到攻击，无法确保所存信息的安全。1闪存分类 整体擦除闪存 Bulk Erase（ 以 28F020 为例）28F020 容量 2Mb（256KB），带有 18 位地址 A17 A0、8 位数据 DQ7 DQ0 和芯片读写控制 、 、 。芯片可按特定方式实现整体擦除，擦除后存储内容为 FFH。读写和擦除用命令实现。 自举块闪存（以 28F00

22、4 为例）为嵌入式微处理器应用设计，具有高存储密度结构特性。具有智能电压，可自动检测和调整编程电压 Vpp 和 VCC 。具有非对称块结构，分为引导块、参数块和主块，可独立操作。17第17页，共83页，2022年，5月20日，0点38分，星期四 315 闪存 Flash memory具备硬件封锁：将特定管脚置为低，可封锁和保护引导块。可自动擦除和写入：可使用用户命令接口、状态寄存器和写状态进行擦除和编程。 快擦写文件闪存 Flash File （以 28F016SA 为例）将闪存存储阵列分为大小相同、可独立擦除的存储块，一般用于大容量闪存卡或闪存驱动器。28F016SA 为 2MB 文件闪存，

23、分为 32 块，每块 64KB，带有块状态寄存器。通过设置相关控制位可以控制块的操作。也可读出相关控制位了解块的当前状态。 早期的闪存结构为芯片形式，容量 1 2Mb（128KB 256KB），用于取代 EPROM，保存固化程序，如 BIOS 等。后期闪存的容量急剧上升，可作为外存储器，如 U 盘，MP3 等，容量 16MB 8GB。18第18页，共83页，2022年，5月20日，0点38分，星期四2攻击闪存的病毒第一例攻击闪存的病毒为 CIH，它由台湾大同工学院二年级学生陈盈豪 ( Chen Ing - Halu ) 编制。病毒共有 V 1.0 V 1.4 五个版本。 V 1.0 版本可以感

24、染 Windows 可执行文件，感染后文件长度增加。 V 1.1 版本可将自身分裂成几个部分，再分别插入到文件的空隙中，这样文件的长度不增加，不容易被发现，该两个版本都不具有破坏性。V 1.2 版本增加破坏硬盘及 BIOS 的代码，病毒爆发日为 4 月 26 日。 4 月 26 日为前苏联切尔诺贝尔核电站核泄露日，但二者并无关联。4 月是任意选定月份，26 是陈盈豪学号后 2 位。V 1.2 版病毒长度 1003 字节，可感染 ZIP 文件，文件受感染后，解压时将会出现： WinZip Self - Extractor header corrupt Possible cause：disk or

25、 file transfer error错误警告信息，用户可凭此发现 CIH 病毒。 315 闪存 Flash memory19第19页，共83页，2022年，5月20日，0点38分，星期四V 1.3 版本经改进后不感染 WinZip 类文件，同时将病毒发作时间改为 6 月 26 日。此版本的病毒程序长度为 1010 字节。V 1.4 版本改进了以上版本中的缺陷，不感染 ZIP 文件，发作时间改为每月 26 日，版权信息更改为 “CIH V 1.4 TATUNG”，而前期版本的版权信息为 “CIH V 1.x TTIT”，此版本的长度为 1019 字节。CIH 病毒 98 年底推出，99 年

26、4 月 26 日首次爆发，全球超过 6000万台电脑被破坏，据官方统计，我国有 30 万台公用电脑被破坏 ( 不包括家用电脑 )。2000 年 CIH 再度爆发，全球损失超过 10 亿美元。CIH 病毒发作时不仅破坏硬盘文件、硬盘引导区和分区表，同时还破坏计算机主板 BIOS，导致主板瘫痪。V 1.2 V 1.4 三个版本 CIH 病毒只能感染并破坏 Windows 9X 操作系统，即 Win95 98 Me 三个操作系统。而对 MSDOS、Windows 2000、Windows XP 和 Windows NT 操作系统没有丝毫影响。 315 闪存 Flash memory20第20页，共8

27、3页，2022年，5月20日，0点38分，星期四去年 5 月 17 日，瑞星全球反病毒监测网截获一个恶性病毒，其破坏能力和当年的 CIH 病毒几乎完全一样，该病毒被命名为 “新 CIH” 病毒，危险等级为四星，警报等级为橙色。与 CIH 一样，被 “新 CIH” 感染的电脑，主板和硬盘数据将被破坏，致使硬盘数据丢失，电脑无法启动。不同的是，“新 CIH” 可以在 Windows 2000XP 系统下运行，因此破坏范围比原来的 CIH 大得多。“ 新CIH ” 和老的 CIH 病毒一样都是通过感染文件实施传播，发作后用垃圾数据覆盖系统硬盘，造成用户数据丢失，并且较难恢复。同时会通过改写主板 BI

28、OS，对硬件系统进行破坏。值得庆幸的是，这个新 “CIH” 发作条件较为苛刻，不会定期发作，只会通过感染文件来传播，因此不太可能在短期内造成巨大的破坏。 315 闪存 Flash memory21第21页，共83页，2022年，5月20日，0点38分，星期四3检测 CIH 病毒各种解病毒软件都可以查杀 CIH 病毒，如瑞星、江民、金山毒霸、卡巴斯基等。目前金山毒霸系列杀毒软件还推出了 CIH 终生免疫技术，一次安装后，即使卸载金山毒霸软件，也不会被 CIH 病毒感染。若无解病毒程序，可通过查询判别病毒。开机进入 WINDOWS 桌面，在 “开始” 处点击鼠标右键，点击 “搜索 ( E )”，然

29、后在 “全部或部分文件名 ( O ) ” 栏中输入 “c: windows Notepad.exe”，在 “文件中的一个字或词组 ( W ) ” 栏中输入 “CIH V 1” 字样，点击 “搜索 ( R ) ”，若发现有此字串表示系统已中毒，可通过解病毒软件杀毒。记住不要查寻所有可执行程序文件，否则将扩大病情。4BIOS 被攻击的判别方法病毒攻击 BIOS 的过程：开机正常进入系统，几分钟后死机，鼠标箭头定格，机器无法热启动，按 RESET 或关机后再开机后黑屏。 315 闪存 Flash memory22第22页，共83页，2022年，5月20日，0点38分，星期四BIOS 被破坏后，开机后

30、无任何显示或声音报警，与主板损坏现象相似。若故障发生在病毒爆发日，则极可能是病毒所为。5区分病毒对 BIOS 的破坏程度BIOS 采用闪存可方便用户刷新，但由此也导致大量主板由于 BIOS 损坏而退回厂家。这里即有病毒的原因，也有用户自身原因，在刷新时使用不支持刷新主板的 BIOS，或刷新过程中意外中断。为此 BIOS厂家在芯片中加入引导块 ( Boot Blook ) ，并用硬件方式对引导块进行保护。在保护方式下，病毒破坏不涉及引导块，遭受病毒攻击后 BIOS 仍可有条件地引导系统。完全刷新应包括引导块，而设立引导块是防止 BIOS 损坏。为解决该矛盾，在大多数主板上设置了 “允许闪存引导块

31、编程 - Enabling the Flash ROM Boot Block Programming” 跳线，平时将跳线设置为 Disable，刷新时再设置为 Enable，进行完全刷新。 315 闪存 Flash memory23第23页，共83页，2022年，5月20日，0点38分，星期四BIOS 被病毒破坏后表面现象为黑屏死机，但破坏程度不同。一种为彻底破坏，BIOS 毫无利用价值；另一种为局部破坏，BIOS 中引导块完好，仍支持软驱和 ISA 显卡。由于目前配备的大多是 AGP 显卡或 PCI E 显卡，引导块程序不支持这类显示卡，因此黑屏。仔细观察开机过程，若开机过程软驱信号灯亮过，

32、说明 BIOS 曾访问过软驱，表明引导块未被破坏。6BIOS 受攻击后的解决方法BIOS 受攻击仅仅是程序被破坏，芯片完好无损，只需重新写入正确的 BIOS 即可修复故障。修复 BIOS 故障可按以下步骤进行： 获取 BIOS 程序和刷新程序。在同型主板微机上用刷新程序读取 BIOS 程序，或下载更先进的 BIOS，并下载 BIOS 刷新程序。 用写入器，或用本机写入、它机写入方法将 BIOS 程序写入受损 BIOS 芯片。 315 闪存 Flash memory24第24页，共83页，2022年，5月20日，0点38分，星期四闪存引脚数为 32 个。分为条形双列直插芯片和矩型表面焊接芯片。B

33、IOS 被破坏后，可根据受损程度采用不同办法进行恢复。 局部破坏修复方法引导块正常，可在本机重写 BIOS。A在好机器上制作包含 BIOS 程序和刷新程序的可启动软盘。B将故障微机内 AGP 显示卡去除，插上一块 ISA 显示卡。新式 Pentium 4 主板已无 ISA 插槽，只能使用盲操作，当然应熟记刷新步骤。C从软盘启动，执行刷新程序，将 BIOS 程序写入 BIOS 芯片。 彻底破坏修复方法找一台主板类型相同微机，用带电拔、插法修复受损 BIOS。A取下被破坏的 BIOS 芯片。B在好机器上制作包含刷新程序的系统软盘。C用软盘启动后，执行刷新程序，出现刷新提示后带电更换 BIOS 芯片

34、，再选择 “刷新”，将盘上的 BIOS 文件写入芯片。 315 闪存 Flash memory25第25页，共83页，2022年，5月20日，0点38分，星期四7闪存刷新原因早期 BIOS 刷新的主要原因： 2000 年问题解决当年 HOPER 遗留的 2000 年问题。 硬盘升级支持新式硬盘 ( UDMA 硬盘和 SATA 硬盘 )。 CPU 识别支持新型 CPU，支持各项 CPU 的新技术 。近期 BIOS 刷新的主要原因： 提升 BIOS 性能，增强主板功能。世界上两大 BIOS 生产厂家分别为 AWD 和 AMI 公司，其刷新程序分别为 awdflash.exe 和 amiflash.

35、exe。刷新时从 BIOS 生产商或主板生产商网站下载刷新程序和新版本 BIOS，进行 BIOS 刷新。 315 闪存 Flash memory26第26页，共83页，2022年，5月20日，0点38分，星期四8闪存刷新方法在 BIOS 刷新前，应确定是否可刷新。芯片型号为 “28” 或 “29 ” 时可升级，其他型号的芯片应查看主板说明书。刷新应注意两个问题，一是确保 BIOS 程序与主板匹配，二是刷新过程中不能有异常操作，如重启、复位或断电等。DOS 下的刷新使用通用程序，程序源于 BIOS 生产厂家。WINDOWS 下的刷新使用专用程序，程序源于主板生产厂家。两种方式各有利弊，应用范围也

36、不同。 DOS 下的 AWARD 公司 BIOS 芯片刷新准备新的 BIOS 程序和对应的刷新程序 awdflash.exe，可拷贝或上网下载。将程序存入可启动软盘。这里为便于讲解，假定最新 BIOS 程序名为 newbios.bin。 315 闪存 Flash memory27第27页，共83页，2022年，5月20日，0点38分，星期四在 CMOS 中设置启动顺序为 “A，C，CDROM”，或将 “First boot device” 设置为 “Floppy”，开机从软驱启动，出现提示符 A:。打入命令：awdflash ，出现刷新画面，在 Message 及 Flash Informat

37、ion 栏中将显示被刷新芯片的厂家、型号及主板 BIOS 版本号等信息，光标停在 “ File Name to Save ：” 框内。根据提示，为主板上的 BIOS 程序起名 ( 例如 “ oldbios ” )。输入文件名后按回车键，提示： Do you want to save BIOS ( Y / N ) ？按 “ Y ” 键后显示： Now Backup System BIOS to File!备份 BIOS 程序后，光标停在 “ File Name to Program：”框内。输入要升级的 BIOS 文件名 newbios ，按回车键后，提示： Are you sure to pr

38、ogram (Y / N)？ 315 闪存 Flash memory28第28页，共83页，2022年，5月20日，0点38分，星期四输入 “ Y ” 后出现 newbios.bin 程序的代码校验和 H，开始刷新，屏幕上出现刷新进度图示。刷新结束后计算机提示： Power Off or Reset the system关机再开机或按 RESET 重启。若正常表明刷新成功，若黑屏表明BIOS 不支持主板，刷新失败。刷新失败与 BIOS 被病毒破坏性质相同，可用闪存写入器或带电拔插写入法在同类机器上恢复 BIOS。 DOS 下的 AMI 公司 BIOS 芯片刷新用带有刷新程序 amiflash.

39、exe 及新 BIOS 程序的软盘启动。打入命令：amiflash / F：oldbios，其中 “ F：” 为保存参数，使用该参数可按指定文件名保存主板上的 BIOS 程序。按回车后出现刷新画面，光标停在 “ Enter File Name：” 框中。 315 闪存 Flash memory29第29页，共83页，2022年，5月20日，0点38分，星期四输入刷新文件名 newbios，回车后在 Message 及 Flash Information 栏中显示刷新芯片厂家、型号及主板 BIOS 版本号等信息，提示： Press “ Y ” to continue ，“ N ” to rest

40、art按 “ Y ” 键后系统会先将主板上的 BIOS 以 “ oldbios ” 文件名方式存入软盘，再将软盘上的 “ newbios.bin ” 文件写入 BIOS 芯片，两个步骤一次完成。刷新结束后提示： Power Off or Reset the system重启计算机。若正常表明刷新成功，若黑屏表明刷新失败。刷新前最好备份原来的 BIOS 文件，大约需多花费 20 秒钟，备份可减少刷新失败产生的麻烦，可快速还原。 315 闪存 Flash memory30第30页，共83页，2022年，5月20日，0点38分，星期四 Windows 下的 BIOS 刷新 ( 以台湾 AOPEN 的

41、 AX3S 主板为例 )从 AOPEN 网站下载 AX3S 最新 BIOS，文件为 AX3S120.zip。解压后得 AX3S120.BIN，将该文件保存在硬盘指定目录中。从网上下载 AOPEN 厂家的 Windows 刷新程序 biosflash.exe，存入硬盘指定目录，点击后运行，出现刷新相关信息及选择按纽。 先点击 “ Save Current BIOS ” 按纽，在弹出窗口中输入 “ oldbios ”，点击 “ 确定 ” 后以 oldbios 为文件名保存主板上的 BIOS。再点击 “ Update New BIOS ”，在弹出的窗口中输入要刷新的文件名 AX3S120.BIN，点

42、击 “ 确定 ” 后进行刷新，出现刷新进度条。刷新结束后弹出提示框，点击 “ 确定 ” 后将重新启动系统。Update New BIOSSave Current BIOS 315 闪存 Flash memory31第31页，共83页，2022年，5月20日，0点38分，星期四 316 半导体存储器的相关指标存储元：存储 1 位二进制信息的物理器件。存储单元：由 8 个存储位组成 1 个字节存储单元，由 1 n 个字节存储单元组成 1 个字存储单元。存储体：主板上可有多个存储体，微机每个内存插槽中可插入一个存储体。存储体可独立工作，其位数取决于 CPU 数据总线的宽度。存储器：由 1 n 个存储

43、体组成存储器，目前 n 最大为 8。存储单元地址：为存储单元统一编号称为编址，编号即地址。存储容量：存储器中存储单元的数量，以 KB、MB、GB、TB 表示。1KB = 210B，1MB = 220B。1GB = 230B，1TB = 240B。 读出时间：从接收读出命令到指定地址的信息被读出，并稳定在总线上的时间。写入时间：接到写入命令后将数据从总线上写入存储器的时间。存储周期时间：两次存储操作之间的时间间隔。32第32页，共83页，2022年，5月20日，0点38分，星期四 317 半导体存储器芯片的组成存储器芯片通常由地址译码器、存储阵列、读写控制、片选控制及三态数据缓冲器组成。 字结构

44、方式：每个芯片包含 n 个字节存储单元 ( n8 位)，每个字节存储单元对应一个地址编码。ROM 芯片一般采用这种结构方式。位结构方式：每个芯片包含 n 个存储单元中的 1 位，即所有字的同一位存放在同一块芯片中。一个字节存储单元的地址编码对应 8 个芯片。如 IBM PC 主板上的 4164 芯片，容量为 64K1 位，9 个芯片（带校验位）组成 64K 字节，即 64KB，为一个存储体。36 个芯片组成 4 个存储体，构成 256KB 存储器。半字结构方式：每个芯片包含 n 个存储单元中的 4 位，一个地址编码对应 2 3 个芯片。如 286 主板上的 44256 芯片，容量为 256K4

45、 位，用 3 个芯片（2 个 44256 存放数据，1 个 41256 存放校验位）组成 256K 字节，即 256KB，为 1 个存储体，12 个芯片组成 4 个存储体，构成 1MB 存储器。33第33页，共83页，2022年，5月20日，0点38分，星期四 32 存储器地址空间的硬件组织321 16 位微处理器存储空间的硬件组织16 位微机系统为了能对字和字节进行访问，将存储体分为奇存储体和偶存储体。奇存储体输出数据线连接 D15 D8，称为高字节存储体；偶存储体输出数据线连接 D7 D0，称为低字节存储体。地址线 A19 A1与两个存储体相连，A0 和总线高允许信号 作为存储体的片选信号

46、 ，用于选择存储体。存储器访问时，当 A 0 = 0、 = 1 时访问偶地址，数据在 D 7 D 0 上传送；当 A 0 = 1、 = 0 时访问奇地址，数据在 D15 D8 上传送。当 A 0 = 0、 = 0 时同时访问两个存储体，数据在 D15 D0 上传送。A0BHE功 能数 据0 0 同时访问偶存储体和奇存储体 D15 D0 01偶存储体 D7 D010奇存储体 D15 D811两体均未选中无34第34页，共83页，2022年，5月20日，0点38分，星期四321 16 位微处理器存储空间的硬件组织字寻址方式分为 “对准” 字和 “未对准” 字。整字访问时，若 16 位字的低字节存放

47、在偶存储体中，称为 “对准” 的字，一个总线周期可完成访问。若 16 位字的低字节存放在奇存储体中，称为 “未对准” 的字，需两个总线周期完成访问。保护模式下寻址空间为 4GB，地址范围 0 FFFFFFFFH。存储空间由 4 个独立的存储体 Bank3 Bank0 组成，每个存储体的大小为 1G 8位。地址线 A 31 A 2 并行连接到 4 个存储体， 3 0 作为存储体选择信号，每个存储体提供 8 条数据线组成 32 位数据线。通过控制字节允许信号 i 可实现字节、字和双字的数据传送。 0 有效传送一个字节， 1、 0 有效传送一个字， 3、 2、 1、 0 有效传送一个双字。实模式下寻

48、址空间为 1MB，分为 4 个存储体，每个 256KB，使用 A 19 A 2 和 i 信号进行寻址。35第35页，共83页，2022年，5月20日，0点38分，星期四322 32 位微处理器存储空间的硬件组织地址空间被物理的划分为字或双字系列，若每个字的起始地址为 2 的倍数，双字的起始地址为 4 的倍数，称这种存储单元为对准字和对准双字，对准字存放在 X、X + 1 或 Y、Y + 1 单元，对准双字存放在 X、X + 1、X + 2、X + 3 或 Y、Y + 1、Y + 2、Y + 3。若每个字的起始地址为 2 的倍数加 1，每个双字的起始地址为 4 的倍数加 1、4 的倍数加 2、4

49、 的倍数加 3，则称这种存储单元为非对准字和非对准双字。存取对准字和对准双字仅需一个总线周期，存取非对准字和非对准双字需二个总线周期。例如，非对准双字存放在 X + 3、X + 2、Y + 1、Y，就需分两次传送 ，需要两个总线周期。第一总线周期， 1、 0 有效，通过 D15 D0 传送地址为 Y 的字（Y + 1、Y），在第二总线周期， 3、 2 有效，通过 D31 D16 传送地址为 X + 2 的字（X + 3、X + 2）。36第36页，共83页，2022年，5月20日，0点38分，星期四33 PC / XT 存储器子系统PC / XT 机中 RAM 子系统采用 4164（64K1）

50、DRAM 芯片，有 4组芯片，每组 9 片，其中 8 片构成 64KB 容量的存储器，1 片用于奇校验，4 组 DRAM 芯片构成 XT 机系统板上 256KB 存储器。331 读写操作的 和 生成电路1用于读 / 写操作的 和 生成电路PC / XT 主板上有 4 个存储体 Bank3 Bank0，对应的行选信号为 3 0，列选信号为 3 0。由两级译码器产生 i 和 i 信号。第一级译码器为 24S10（2564 位 ROM）。事先写入适当数值。其输出控制端 S1、S2 接地，允许输出。4 位输出中 Q3 无效，Q2 Q0 取决于地址输入端 A7 A0。其中 A7、A6 恒为高电平，A5、

51、A4 连接系统存储容量配置开关 SW4、SW3，当 SW4、SW3 为 00、01、10、11 时分别表示系统配置 1 4 个 Bank，A3 A0 连接地址信号 A19 A16。37第37页，共83页，2022年，5月20日，0点38分，星期四331 和 生成电路第二级译码使用 2 个 74LS138 译码器 U56 和 U42。138 译码器 G 1 为高， 、 为低时工作。其输出 与 C、B、A 三脚的输入信号一一对应。当 C、B、A 分别为 000 111 时，分别输出低电平信号。在线路中，译码器的工作条件取决于以下信号： 24S10 的输出 Q0 和非刷新操作时 为高，连接 U42

52、的 G1，并经 U71 反向后为低电平 DACK0，连接 U56 的 。 与 Q0（恒为高）经与非门 U24 后为低电平 ，连接 U42 的 和 U56 的 。 存储器操作信号 和读写操作时两个信号总有一个为低有效。两个信号经与非门（负或门）U69 后产生高电平 RAS 信号，连接延迟线和 U56 的 G1。 地址有效 、存储器读 和滞后写命令38第38页，共83页，2022年，5月20日，0点38分，星期四331 和 生成电路DMA 操作时 为低，存储器读操作时 为低，滞后写操作时 信号为低，三个信号中任何一个为低电平时，经与非门（负或门）U57 后为高，该信号与 RAS 经 TD1 延迟

53、100ns 输出的信号经与非门 U69 后为低，连接 U42的 端。延迟线的延迟使得 U42 的输出滞后于 U56，即 输出滞后于 ，实现地址分时传送目的。2刷新操作的 i 生成电路在动态刷新时， 为低，该信号连接 U42 的 G1，且经 U71 反向后为高电平 DACK0，连接 U56 的 ，使得两个译码器都不工作。此时当 有效时，经与非门 U69 后为高电平 RAS 信号，这两个信号经与非门 U69 后为低送 U55 的 4 个与门（负或非门），同时产生 4 组 RAM 芯片的行选信号 3 0 ，实现对 4 组 RAM 芯片的刷新。39第39页，共83页，2022年，5月20日，0点38分

54、，星期四332 RAM电路PC / XT主板内存由 4 组 4164（64K1位）芯片组成。每组 9片（8 位数据位加 1 位校验位），按 9 片4 行矩阵排列，组成 256KB 存储器。8088 对系统板上的 DRAM 读写波形为：采用 74LS158（4 2 选一）多路器分时传送行、列地址。158 芯片输入端连接地址总线信号 A15 A0，输出连接存储器局部地址总线。读 / 写控制信号先产生行选信号 i，锁存 74LS158 输出的行地址，然后经延迟线延迟 60ns 后产生 ADDRSEL，控制 74LS158 产生列地址，再经 40ns 后产生列选信号 i ，锁存列地址。4164 的数据

55、输入 Di 与数据输出 Qi 相连，再与存储器局部数据总线连接。为提高负载能力，数据信号经 74LS245 双向 8 位缓冲器传输。74LS245 的方向控制引脚 DIR 连接 ，为低时读，数据传送方向为存储器 CPU，为高时写，数据传送方向为 CPU 存储器。74LS245 的输出控制引脚连接 ，当存储器工作时该信号为低，允许数据传输。40第40页，共83页，2022年，5月20日，0点38分，星期四 333 奇偶校验电路PC / XT 存储电路带有奇校验功能，增加 1 位校验位，在电路中，使用奇偶发生 / 校验器 74S280 和奇偶校验触发器 74LS74 对存储信息进行奇校验。写入数据

56、时，若数据中 1 的个数为奇数则校验位写入 0，为偶数则校验位写入 1。读出时，9 位数据送入 74S280 A I 引脚，产生 ODD 信号。ODD 信号经反向后送触发器的 D 端。读操作结束时， 产生正跳变将 D 端信息打入触发器。若 8 位数据位加 1 位校验位中 1 的个数为奇数则校验正常，为偶数则校验异常，奇偶校验触发器被置 1 。校验异常时触发器 端输出 信号，它连接到触发器的置 1 端 S，将触发器锁定在 1 状态，同时 送 NMI 控制电路，产生 MNI 中断，并且校验触发器 Q 端输出的 PCK 信号送接口芯片 8255A 的 PC7 端，系统可通过读 8255A 的 PC

57、端口判断是否发生奇偶校验错误。41第41页，共83页，2022年，5月20日，0点38分，星期四34 奔腾机存储子系统 341 DRAM 存储阵列 DRAM 存储阵列采用交替方式，将存储器分为两个相互独立的存储体 Bank 0 和 Bank 1，分别存放奇地址数据和偶地址数据。CPU 在访问一个存储体的同时可以作好访问另一个存储体的准备工作，实现对两个存储体的交替式访问。 实例为一个 16MB 存储阵列，它分为两个 Bank，分别为 Bank0 和Bank1，每个 Bank 8MB。每个 Bank又分为左右 A 行和 B 行，每行 4MB。每行再分为上下两个 512K36b（带校验）模块，每个

58、模块 2MB。 16MB 存储空间需地址 24 位，地址分配如下： A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15A16A17A18A19A20A21A22A23 列地址 行地址 选体、选行42第42页，共83页，2022年，5月20日，0点38分，星期四341 DRAM 存储阵列16MB 存储阵列中，用地址信号 A3 区分上、下两个模块的行选信号 0和 1，用 地址信号 A22、A 23 区分上、下两个模块的列选信号 03和 47。以 Bank0 的 A 行为例，它通过地址线传送行地址信号 A21 A14 、行选择信号 A13 ，列地址信号 A12 A5 ，Ba

59、nk 选择信号 A4，与存储阵列地址输入 B0MA0 8 连接，用行选信号 和列选信号 锁存地址。由列地址中的 A4 控制选择存储体 Bank0 或 Bank1，由行地址中的 A13 控制选择 A 行或 B 行。由 信号控制数据读 / 写。上、下两个模块的数据线分别连接低 32 位数据总线 B0MD0 31，和高 32 位数据总线 B0MD32 63。地址最低 3 位 A0 A2 产生上、下模块的字节允许信号 。此外，上、下模块中还产生数据校验位 B0DP0 3 和 B0DP4 7。43第43页，共83页，2022年，5月20日，0点38分，星期四 342 和 地址多路转换器为了实现存储器交叉

60、访问，每个存储体都必须有自己的 和 地址转换电路。从地址总线获得的地址在 ALE 信号控制下先锁存在透明寄存器中，然后分别送往 Bank0 和 Bank1 的地址多路转换电路，生成存储阵列的行、列地址。地址 A5 A12 用于产生列地址，A14 A21 用于产生行地址，这些地址由 72FCT573 透明锁存器锁存，再送 74FCT257 二选一多路转换器，由行选择信号确定是行地址还是列地址。最后地址信号经 74F244 单向 8 位传输器将行、列地址输送至 A 行或 B 行地址输入端，实现对存储器的地址驱动。由 A2 A0 产生字节允许信号 ，由 A4、A13 产生选体、选行控制信号，由 A3