七段数码管显示16进制计数器

1、七段数码管显示16进制计数器的VHDL设计一、实验目的：1、熟悉 QuartusII 的使用2、掌握七段数码管的 VHDL 设计3、掌握16进制计数器的VHDL设计4、元件例化语句的使用二、实验内容：用 VHDL 语句进行七段数码管、 16 进制计数器和七段数码管显示16 进制计数器的 设计，用VHDL写成的七段数码管及16进制计数器进行打包并在七段数码管显示16进 制计数器进行调用。用元件调用语句、例化语句来描述七段数码管显示16 进制计数器 的顶层文件。也要用 VHDL 进行波形的仿真，然后把仿真得到的波形与理论上的真值表 进行比较看是否一致。三、实验条件：(1)、开发软件：Quartus

2、ll( 2)、实验设备：计算机(3)、所用芯片：Altera公司Cyclone系列的EP1C3T144C8芯片四、实验设计：程序框图七段数码管VHDL源程序： library ieee;use ieee.std_logic_1164.all; entity decl7s isport(d：in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0); end;architecture a of decl7s is beginprocess(d) begin case d is when0000=ledledledled

3、ledledledledledledledledledledledlednull;end case;end process;end a;16进制计数器VHDL源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity CNT16 isport( CLK,RST,EN： in std_logic;CQ： OUT std_logic_vector(3 downto 0); COUT：OUT std_logic);end CNT16; architecture behav of CNT16

4、is beginprocess(CLK,RST,EN)VARIABLE CQI：std_logic_vector(3 downto 0); beginif RST=1 then CQI：=(others=0); elsif CLKevent and CLK=1 then if EN=1thenif CQI0);end if;end if;end if;if CQI=15 THEN COUT=1;else COUT=0;CQclk1,RST=rst1,EN=en1,CQ=e,COUT=cout1); u2 : decl7s PORT MAP(d=e,led=led1);END ARCHITECT

5、URE one;Value at19. 9 nsValue at19. 9 ns七段数码管仿真波形:Value at01 us 3.5T6. 138.6911.2513.8116. 3718. 9321.4924. 0526. 6129.1731.73clklcoutl+j ledl25.6B 1B 0B 0B 0H 3F5B4F666D7D077F6F777C5E79713F06666D71Value at01 us 3.5T6. 138.6911.2513.8116. 3718. 9321.4924. 0526. 6129.1731.73clklcoutl+j ledl25.6B 1B 0B 0B 0H 3F5B4F666D7D077F6F777C5E79713F06666D716F5E79HE七段数码管显示16进制计数器仿真波形：iMster Time Bar:25. 6 ns| Pointer:2. 87 usInterval:2. 84 usStart:16进制计数器仿真波形：五、实验