专题四数字频率计设计

1、专题四数字频率计设计第1页，共15页，2022年，5月20日，1点52分，星期日设计要求：1、设计8位十进制数字频率计。2、测量频率范围为1Hz50MHz。3、测量被测信号的周期（单位：微秒），最大周期为1秒，最小周期为1微秒。专题四：数字频率计设计 第2页，共15页，2022年，5月20日，1点52分，星期日一、测频原理8位十进制计数器输入信号Fin闸门信号EN1秒1秒计数输出译码、显示锁存器锁存信号LOAD复位信号RST控制器电路ENRSTLOAD标准秒脉冲第3页，共15页，2022年，5月20日，1点52分，星期日二、控制器时序控制器时序图ENRST0.5秒利用对CLK的2分频产生对ts

2、ten求反利用CLK和tsten合成，clk0 and tsen0时，clr_cnt1第4页，共15页，2022年，5月20日，1点52分，星期日三、8位十进制计数器设计（一）用VHDL设计十进制计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;第5页，

3、共15页，2022年，5月20日，1点52分，星期日ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -计数器复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数 IF CQI = 1001 THEN CQI := “0000”; COUT = 1; ELSE CQI := C

4、QI+1; COUT = 0; END IF; END IF; END IF; CQ = CQI; END PROCESS;END behav;第6页，共15页，2022年，5月20日，1点52分，星期日（二）8位十进制频率计电路图第7页，共15页，2022年，5月20日，1点52分，星期日三、32位锁存器设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY reg32b IS PORT (load : IN STD_LOGIC; din: in STD_LOGIC_VECTOR(31

5、 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END reg32b;ARCHITECTURE behav OF reg32b ISBEGIN PROCESS(load,din) BEGIN IF loadEVENT AND load=1 THEN dout=din; END IF; END PROCESS;END behav;第8页，共15页，2022年，5月20日，1点52分，星期日四、控制器设计参考程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UN

6、SIGNED.ALL;ENTITY testctl IS PORT (clk : IN STD_LOGIC; tsten:out STD_LOGIC; clr_cnt: out STD_LOGIC; load:out STD_LOGIC ); END testctl;ARCHITECTURE behav OF testctl IS signal div2clk:std_logic;第9页，共15页，2022年，5月20日，1点52分，星期日BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN div2clk=not div2clk; END I

7、F; END PROCESS; load=not div2clk;tsten=div2clk; process(clk,div2clk) begin if clk=0 and div2clk=0 then clr_cnt=1; else clr_cnt=0; end if; end process;END behav;四、控制器设计参考程序（续）第10页，共15页，2022年，5月20日，1点52分，星期日五、频率计总电路图第11页，共15页，2022年，5月20日，1点52分，星期日六、实验仪实际接口电路图第12页，共15页，2022年，5月20日，1点52分，星期日七、周期测量8位十进制计数器输入信号Fin1MHz标准方波信号计数输出锁存器译码、显示锁存信号LOAD复位信号RST控制器电路ENRSTLOAD输入信号Fin第13页，共15页，2022年，5月20日，1点52分，星期日第14页，共15页，2022年，5月20日，1点52分，星期日作业画出测量某周期信号的周期的电路框图，并编写其V