8位十六进制频率计的设计

1、物理与电子工程学院 课程设计题 目： 8位十六进制频率计的设计 专 业： 应用电子技术教育 班 级： 07 姓 名： 学号： 实验地点： 指导老师： 成 绩： ( 2021.07 )8位十六进制频率计的设计 1 引 言现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化技术，即EDA技术。EDA技术是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。而随着技术的进步，EDA技术更多地应用到各个电子系统中已成一种趋势，本设计主要设计一8位十六

2、进制频率计。1.1 设计内容 用EDA技术设计并实现8位十六进制频率计。1.2 设计要求 1FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B的ENABL使能进行同步控制。 2当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒钟的计数值锁存进各锁存器REG32B中，并由外部的十六进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。 3锁存信号后，必须有清零信号RST_CNT对计数器进行清零

3、，为下一秒的计数操作作准备。1.3 系统主要功能 根据频率的定义和频率测量的根本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清零，为下一测频周期做好准备。测频控制信号可以由一个独立的发生器来发生。2 硬件设计原理电路图图 8位十六进制频率计原理图主要元件及功能模块说明2.2 .1 元件说明1、配有 max+plus11软件的计算机一台。2、选用FPGA芯片，如FLEX10K系列的EPF10KLC84-4。3、FPGA适配器板：标准配置是EPF10K10接口板。4、下载接口是数字芯片的下载接口，主要用于FPGA芯片的数据下载。5

4、、发光二极管。2.2.2 测频控制电路 设计频率极的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。控制时钟信号clk取为1Hz，2分频后即可查声一个脉宽为1秒的时钟test-en，一此作为计数闸门信号。当test-en为高电平时，允许计数；当test-en由高电平变为低电平下降沿到来时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次test-en上升沿到哦来之前产生零信号clear，将计数器清零，为下次计数作准备。 VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.

5、ALL;ENTITY FTCTRL ISPORT(CLKK:IN STD_LOGIC; CNT_EN:OUT STD_LOGIC; RST_CNT:OUT STD_LOGIC; Load:OUT STD_LOGIC);END FTCTRL;ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK:STD_LOGIC;BEGIN PROCESS(CLKK)BEGIN IF CLKKEVENT AND CLKK=1THEN Div2CLK=NOT Div2CLK;END IF;END PROCESS;PROCESS(CLKK,Div2CLK)BEGINIF CL

6、KK=0 AND Div2CLK=0 THEN RST_CNT=1;ELSE RST_CNT=0;END IF;END PROCESS;Load=NOT Div2CLK; CNT_EN=Div2CLK;END behav;仿真结果：2.2.3 32位锁存器当test-en下降沿到来时，将计数器的计数值锁存，这样可由外部的七段译码器 译码并在数码管显示。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数应跟计数器完全一样。VHD程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT(LK:

7、IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END REG32B;ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LK, DIN)BEGIN IF LKEVENT AND LK = 1 THEN DOUT = DIN; END IF;END PROCESS;END behav; 仿真结果：2.2.3 计数器计数器以待测信号作为时钟,清零信号clear到来时,异步清零;test-en为高电平时开始计数。计数是以十进

8、制数显示,本文设计了一个简单的10kHz以内信号的频率机计，如果需要测试较高的频率信号，那么将dout的输出位数增加，当然锁存器的位数也要增加 。VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER32B IS PORT(FIN:IN STD_LOGIC;CLR:IN STD_LOGIC;ENABL:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END COUNTER32B;ARCHITECTURE b

9、ehav OF COUNTER32B IS SIGNAL CQI :STD_LOGIC_VECTOR(31 DOWNTO 0);BEGIN PROCESS(FIN,CLR,ENABL)BEGIN IF CLR=1THEN CQI0);ELSIF FINEVENT AND FIN=1THENIF ENABL=1THEN CQI=CQI+1;END IF;END IF;END PROCESS;DOUT=CQI;END behav;仿真结果 3 系统的软件设计3.1仿真结果及分配管脚图仿真结果及其分析：分配管脚图4 结束语本次课程设计是用Cyclone芯片及接口电路设计一个8位十六进制频率计，设计主要用到了多种芯片，程序也比拟长比拟麻烦，同时也遇到了不少困难，尤其是关于校时模块的设计实现。通过本次设计，我系统的了解了实时时钟的设计流程，尤其是硬、软件的设计方法，掌握了键盘显