十六进制七段数码显示管设计

1、电子科技大学实验报告学生姓名：学号：指导教师：王振松一、实验室名称：现代测试技术实验室二、实验项目名称：3位十六进制七段数码显示管设计三、实验原理：对4个7段LED数码管的每个LED显示屏都是按照一个“数字8”的模式安排了 7个发光二极管组成部分。每段LED可以单独照明，这7个段的每个LED的阳极是连接在一起，成为一个共同的阳极电路节 点，但LED的阴极保持独立。如需要每一位显示不同的数字，则需利用 人眼的视觉残留效应进行动态刷新显示，以30次/秒的速度以此显示4 个十六进制数。所以是s1:0的数值必须以此速度从03计数。同时 输出an3:0的数值必须和s1:0同步，这样就保证在正确的时间显示

2、 正确的数字。当然同时要使用使能端控制第三位数码管使其熄灭。四、实验目的：进一步熟悉Xilinx公司EDA开发系统软件平台的操作。学会将50M的晶振经多次分频后得到低频脉冲信号。学会用Verilog HDL中的case语句来创建七段译码器。学会使用原理图作为顶层图实现数字电路。掌握数码管动态扫描显示技术。学会用BASYS2 FPGA开发板下载执行并验证代码。五、实验内容：1）利用HDL代码输入方式在Xilinx ISE 13.4平台上实现一个 十六进制七段数码显示管设计；2）使用原理图作为顶层图实现数字电路，使用模块实例语句 连接前面所设计的七段译码器模块；3）生成比特流文件下载到开发板上进行

3、验证。六、实验器材（设备、元器件）:1）计算机（安装Xilinx ISE 13.4软件平台）；2）BASYS2 FPGA 开发板一套（带 USB-MiniUSB 下载线）。七、实验步骤：1、在Xilinx ISE 13.4平台中，新建一个工程LED。我们选用的 BASYS2 FPGA 开发板采用的是Spartan3E XC3S100E芯片和 CP132封装，设置好器件属性。2、在工程管理区任意位置单击鼠标右键，在弹出的快捷菜单中选择“New Source”命令，弹出新建源代码对话框，这里我们选择“VerilogModule”类型，输入Verilog文件名。ISE会自动创建一个Verilog的模

4、板，并在源代码编辑区打开，接下来的工作就是将代码编写完整。Nev Source izardSelect Source TypeSelect scm-ce typ% file rL：=une and iis location.IF (CUFLE Generator ft ArchitectureSchemati cSystem Generator FrojectUser DocuiTierLtVerilog Module：Verilog Test Fixtm-eWiL ModuleVHIIL Libr：di-yVHIiL Faizkagt!VKDL Test Bench Enibedded Pr

5、ocessorW i z:eq- d)More IntoNeKt C ：=LTLi2 el0 Add to prijject完整代码如下:module LED(input i0, input i1,input i2, input i3,output reg 7:0 o）；wire3:0 i;assign i0=i0;assign i1=i1;assign i2=i2;assign i3=i3;七段数码管always(*)case(i)/控制表达式0:o=8b00000011;分支表达式1:o=8b10011111;2:o=8b00100101;3:o=8b00001101;4:o=8b1001

6、1001;5:o=8b01001001;6:o=8b01000001;7:o=8b00011111;8:o=8b00000001;9:o=8b00001001;hA:o=8b00010001;hB:o=8b11000001;hC:o=8b01100011;hD:o=8b10000101;hE:o=8b01100001;hF:o=8b01110001;default:o=8b00000011;endcase endmodule保存后，在ISE左侧菜单的Design Utilities里点击Creat SchematicSymbol生成电路模块，这样，我们自己设计的一块译码器电路就完成了，如果编译

7、有错误,反复修改直至成功。3-，敏感变量为控制表达式=8 bOQOOOOll;分玄表:=810011111;SLOQIOOIOI;SbOOOOllOl;=810011001;SbOlOOlOOl；SLOIOOOOOI;SbOOQlllll;SbOOOOOOOl;=Sb00001001；SbOOOlOOOl;Q=SbllOOOOOl;0=8001100011;SblOOOOlOl;SbOllOOOOl;SbOlllOOOl;default: 0=300000011;/3、接下来设计一个顶层电路，实现我们需要的功能。在项目中添加“New Source”，选择“Schematic类型，则进入原理图

8、设计阶段。软件在左侧的Symbols栏中提供大量的芯片库供使用。接下来再连上7段码译码器就可以驱动数码管显示了，在symbols里面选择当前的工作日录就可以看到我们设计的译码器led7segment,加入电路，再增加若干个输入、输出端口，这个电路就设计好了。接下来要将电路图与实际开发板引脚绑定，需要加入引脚定义文件， New source-Implementation Constraints File,加入后缀为 ucf 的引脚 定义文件，或在项日中双击 I/Opin planning)PlanAhead)-Pre-Synthesis 进入向导。最终生成的ucf弓I脚定义文件如下:其中,NET

9、 CLK LOC = B8;的 含义为将项日中的CLK线绑定在开发板的“B8”脚,具体引脚可见 开发板上的字。NET rrXlXN 4n LOC = B8;111222324151617IB192021ti24252 2S29303132333435NETrrXLXN_1711LOCPL1;NETrrXLXN13nLOCG3;NETrrXLXN20LOCG12;NETrrXLXN21nLOCF3;NETrrXLXN22nLOC=L3;NETrrXLXN2时LOC=C12;NETrrXLXN25nLOC=E2;NETrrXLXN2nLOC=K3;NETrrXLXN23nLOCM4;NETrrXL

10、XN29nLOC=N3;NETrrXLXN30nLOC=B4;NETrrXLXN32nLOCA7;NETrrXLXN50LOC=J12;v PlanAliead G已negated physical corstraintsNETrrXLXN34nLOC = M13;NETrrXLXN3SnLOC = F12;NETrrXLXN457:叫 LOC = L14;NETrrXLXN45 6:叫 LOC = H12;NETrrXLXN45(5:n LOC = N14;NETrrXLXN45-4:n LOC = Nil;NETrrXLXN4573:n LOC = P12;NETrrXLXN45T2:n

11、LOC = L13;NETrrXLXN45fl:叫 LOC = M12;NETrrXLXN45 JO: LOC = N23;NET rrXLXM 33n LOC = K14 ;-Fj_anA方己己d Generated IO ccnstraintsHET nXL=XN_45；3； R PULLUF;接下来生成电路文件，点击Generate Programming File,经过漫长的等 待，将会出现绿色钩，表示成功了。4、选择 sch 项目下的 design 一栏，点击 Configure Target Device，展 开二级菜单，双击 Manage Configure Processes，打开 ISE Impact，双 击 Boundary Scan。在右侧空白处右击，选择Initialize Chains,选择“是，打开对应的bit文件最后右击器件，选择Program将程序下载到开发板上并检查结果。八、实验数据及结果分析：实验仿真结果证明了设计的正确性，该设计是合理