全数字锁相环设计

1、全数字锁相环设计第 #页共26页第 页共26页西安电子科技大学课程设计报告通信工程学院010711班黄涤全数字锁相环仿真设计一、概述数字锁相环不仅继承了数字电路的可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。而基于大规模可编程集成芯片的数字锁相环可根据实际要求，充分利用器件资源，同时把一些相关的数字电路和在一起，不仅提高了系统的集成度和可靠性，降低了功耗,降低了成本，而且使电路性能明显得到改善。FPGA即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基本上进

2、一步发展的产物。它是作为作用的集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制定电路的不足，乂克服原有可编程器件门电路数有限的缺点。二、原理仁锁相法位同步锁相法的基本原理与载波同步的类似，在接收端利用鉴相器比较接受码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位直到获得准确的位同步信号为止。前面介绍的滤波法中的窄带滤波器可以是简单的单调谐回路或晶体滤波器，也可以是锁相环路。我们把采用锁相法來提取位同步信号的方法称为锁相法。通常分两类：一类是环路中误差信号去连续的调整位同步信号的相位，这一类属于模拟锁相法；另有一类锁相环

3、位同步法是釆用高稳定度的振荡器（信号钟），从鉴相器所获得的与同步误差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在信号钟输出的脉冲序列中附加或扣除一个或儿个脉冲，这样同样可以调整加到减相器上的位同步脉冲序列的相位，达到同步的目的。这种电路可以完全用数字电全数字锁相环设计第 页共26页第 #页共26页路构成全数字锁相环路。全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环一般组成如图所示，它由数字鉴相器、数字滤波器与数字压控振荡器（DCO）三个数字电路部件组成。由于这种环路对位同步信号相位进行量化调整，故这种位同步环乂称为量化同步器。这种构成量化同步器的全数字环是数字锁相

4、环的一种典型应用。用于位同步的全数字锁相环的原理框图如图所示：它由信号钟、控制器、分频器、相位比较器等组成。位同步脉冲血出V扣除门T（常开）接收码元OA相位比较器全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环设计第 #页共26页第 页共26页滞后脉冲附加门（常闭）信号钟：包括一个高稳定度的晶体振荡器和整形电路。若接收码元的速率为F=irr,那么振荡器频率设定在i】f,经整形电路之后，输出周期性脉冲序列，其周期T0=l/（iiF）=T/no本设计中时钟为11.0592MHz。控制器：括图中的扣除门（常开）、附加门（常闭）和“或门”，它根据比相器输出的控制脉冲（“超前脉冲”或“滞后脉

5、冲”）对信号钟输出的序列实施扣除(或添加)脉冲。分频器：一个计数器，每当控制器输出1】个脉冲时，它就输出一个脉冲。控制器与分频器的共同作用的结果就调整了加至比相器的位同步信号的相位。这种相位前、后移的调整量取决于信号钟的周期，每次的时间阶跃量为TO,相应的相位最小调整量为A=2JiT0/T=2Ji/no相位比较器：接收脉冲序列与位同步信号进行相位比较，以判别位同步信号究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。位同步数字环的工作过程简述如下：由高稳定晶体振荡器产生的信号，经整形后得到周期为TO和相位差T0/2的两个脉冲序列，如图11-17(a).(b)所示。脉冲序列通过常开

6、门、或门并经n次分频后，输出本地位同步信号，如图1117(c)o为了与发端时钟同步，分频器输出与接收到的码元序列同时加到相位比较器进行比相。如果两者完全同步，此时相位比较器没有误差信号，本地位同步信号作为同步时钟。如果本地位同步信号相位超前于接收码元序列时，相位比较器输出一个超前脉冲加到常开门(扣除门)的禁止端将其关闭，扣除一个(a)路脉冲(图11-17(d),使分频器输出脉冲的相位滞后1/n周期(360/n),如图1117(e)所示。如果本地同步脉冲相位滞后于接收码元脉冲时，比相器输出一个滞后脉冲去打开“常闭门(附加门)”，使脉冲序列(b)中的一个脉冲能通过此门及或门。正因为两脉冲序列何和(

7、b)相差半个周期，所以脉冲序列(b)中的一个脉冲能插到“常开门”输出脉冲序列中(图11-17(f),使分频器输入端附加了一个脉冲，于是分频器的输出相位就提前1/n周期，如图1177(g)所示。经过若干次调整后，使分频器输出的脉冲序列与接收码元序列达到同步的目的，即实现了位同步。根据接收码元基准相位的获得方法和相位比较器的结构不同，位同步数字锁相环乂分微分整流型数字锁相环和同相正交积分型数字锁相环两种。这两种环路的区别仅仅是基准相位的获得方法和鉴相器的结构不同，其他部分工作原理相同。下面我们重点介绍鉴相器的具体构成及工作情况。全数字锁相环设计全数字锁相环设计I第 页共26页I第 #页共26页TO

8、C o 1-5 h z(w-1)W12345678(w-1)n12345丨川川丨丨丨丨J丨丨丨丨丨Y周期r=b/1n1234567(w-1)w1234IIIIIIJIIII%_IIIIIIIx该脉冲扣除全数字锁相环设计全数字锁相环设计I第 #页共26页I第 #页共26页全数字锁相环设计全数字锁相环设计I第 #页共26页I第 #页共26页wl23456789*附加一个脉冲(S)全数字锁相环设计全数字锁相环设计I第 #页共26页I第 #页共26页全数字锁相环设计全数字锁相环设计I第 #页共26页I第 #页共26页1）微分整流型鉴相器微分型鉴相器如图所示:滞后脉冲LTn1b(c)粗前脉冲全数字锁相环

9、设计全数字锁相环设计第 #页共26页第 页共26页假设接收信号为不归零脉冲（波形a）。我们将每个码元的宽度分为两个区,前半码元称为“滞后区”，即若位同步脉冲（波形b）落入此区，表示位同步脉冲的相位滞后于接收码元的相位；同样，后半码元称为“超前区”。接收码元经过零检测（微分、整流）后，输出一窄脉冲序列（波形d）。分频器输出两列相差180。的矩形脉冲b和c。当位同步脉冲波形b它是由n次分频器b端的输出，取其上升沿而形成的脉冲）位于超前区时，波形d和b使与门A产生一超前脉冲（波形e）,与此同时，与门B关闭，无脉冲输出。位同步脉冲超前的情况如图11-18（b）所示。同理，位同步脉冲滞后的情况如图11-

10、18（c）所示。2）同相正交积分型鉴相器采用微分整流型鉴相器的数字锁相环，是从基带信号的过零点中提取位同步信息的。当信噪比较低时，过零点位置受干扰很大，不太可靠。如果应用匹配滤波的原理，先对输入的基带信号进行最佳接收，然后提取同步信号，可减少噪声干扰的影响，使位同步性能有所改善。这种方案就是釆用同相正交积分型鉴相器的数字锁相环。全数字锁相环设计全数字锁相环设计第 页共26页第 页共26页图示出了积分型鉴相器的原理框图:HFoI1I八*nnn口设接收的双极性不归零码元为图中波形a所示的波形，送入两个并联的积分器。积分器的积分时间都为码元周期T,但加入这两个积分器作猝息用的定时脉冲的相位相差T/2

11、。这样，同相积分器的积分区间与位同步脉冲的区间重合，而正交积分器的积分区间正好跨在两相邻位同步脉冲的中点之间（这里的正交就是指两积分器的积分起止时刻相差半个码元宽度）。在考虑了猝息作用后，两个积分器的输出如波形b和c所示。两个积分器的输出电压加于取样保持电路，它是对临猝息前的积分结果的极性进行取样，并保持一码元宽度时间T,分别得到波形d和e。波形d实际上就是由匹配滤波法检测所输出的信号波形。虽然输入的信号波形a可能由于受干扰影响变得不太规整，但原理图中d点的波形却是将干扰的影响大大减弱的规整信号。这正是同相正交积分型数字锁相优于微分整流型数字锁相的原因所在。d点的波形极性取决于码元极性，与同步

12、的超前或滞后无关，将它进行过零检测后，就可获得反映码元转换与否的信号i。而正交积分保持输出e的极性，则不仅与码元转换的方向有关，还与同步的超前或滞后有关。对于同一种码元转换方向而言，同步超前与同步滞后时，e的极性是不同的。因此，将两个积分清除电路的输出，经保持和硬限幅（保持极性）之和模2相加，可以得到判别同步信号是超前还是滞后的信号h。此信号h加至与门A和B,可控制码元转换信号从哪一路输出。在该电路中，在位同步信号超前的情况下，当i脉冲到达时信号h为正极性，将与门A开启，送出超前脉冲，如图中（b）所示。在位同步信号滞后的情况下，当i脉冲到达时h为负极性，反相后加至与门B,使之开启，送出滞后脉冲

13、,如图中（c）所示。积分型鉴相器由于采用了积分猝息电路以及保持电路，它既充分利用了码元的能量，乂有效地抑制了信道的高斯噪声，因而可在较低的信噪比条件下工作，性能上优于微分型鉴相器。2、位同步系统的性能1）相位误差0e位同步信号的平均相位和最佳相位之间的偏差称为静态相差。对于数字锁相法提取位同步信号而言，相位误差主要是由于位同步脉冲的相位在跳变地调整所引起的。每调整一步，相位改变2JI/I】（对应时间T/n）,a是分频器的分频次数，故最大的相位误差为：0e=3600/n若用时间差Te来表示相位误差，因每码元的周期为T,故得Te=T/n2）同步建立时间ts同步建立时间是指开机或失去同步后重新建立同

14、步所需的最长时间。由前面分析可知，当位同步脉冲相位与接收基准相位差兀（对应时间T/2）时，调整时间最长。这时所需的最大调整次数为兀n近厂亍N=/斤由于接收码元是随机的，对二进制码而言，相邻两个码元（01、10、11、全数字锁相环设计全数字锁相环设计第 #页共26页第 页共26页全数字锁相环设计第S页共26页00）中，有或无过零点的情况各占一半。我们在前面所讨论的两种数字锁相法中都是从数据过零点中提取作比相用的基准脉冲的，因此平均来说，每两个脉冲周期（2T）可能有一次调整，所以同步建立时间为ts=2TN=nT3）同步保持时间“当同步建立后，一旦输入信号中断，或出现长连“0”、连“1”码时，锁相环

15、就失去调整作用。由于收发双方位定时脉冲的固有重复频率之间总存在频差AF,收端同步信号的相位就会逐渐发生漂移，时间越长，相位漂移量越大，直至漂移量达到某一准许的最大值，就算失去同步了。由同步到失步所需要的时间，称为同步保持时间。设收发两端固有的码元周期分别为T1=1/F1和T2=l/F2,则每个周期的平均时间差为AT=|T1-T2|=12FiF式中，F0为收发两端固有码元重复频率的儿何平均值，且有由式（11.38）可得FO|T1-T2|=九再由式（11.39）,上式可写为FH0时，每经过TO时间，收发两端就会产生|T1-T2|的时间漂移，单位时间内产生的误差为|T1-T2|/T0o若规定两端允许

16、的最大时间漂移（误差）为T0/K秒（K为一常数），则达到此误差的时间就是同步保持时间tc。代入式（11.311）后，得解得：-FK若同步保持时间tc的指标给定，也可由上式求出对收发两端振荡器频率稳定度的要求为1AF=讦此频率误差是由收发两端振荡器造成的。若两振荡器的频率稳定度相同，则要求每个振荡器的频率稳定度不能低于1=2坨2tcKFQ4）同步带宽Afs同步带宽是指能够调整到同步状态所允许的收、发振荡器最大频差。由于数字锁相环平均每2周（2T）调整一次，每次所能调整的时间为T/n（T/nTO/n）,所以在一个码元周期内平均最多可调整的时间为T0/2no很显然，如果输入信号码元的周期与收端固有位

17、定时脉冲的周期之差为|AT2n则锁相环将无法使收端位同步脉冲的相位与输入信号的相位同步，这时，由频差所造成的相位差就会逐渐积累。因此，我们根据T=In2nF0全数字锁相环设计全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环设计第S页共26页全数字锁相环设计全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环设计第S页共26页求得:n_l_Ff2nF0解出:全数字锁相环设计全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环设计第S页共26页全数字锁相环设计全数字锁相环设计第 页共26页第 #页共26页全数字锁相环设计第S页共26页就是求得的同步带宽表示式。全数字锁相

18、环设计全数字锁相环设计第 页共26页第 页共26页全数字锁相环设计第S页共26页三、Maxplus使用:1、MAX+plusn概述Altera公司的MAX+plusn软件是易学、易用的可编程逻辑器件开发软件。其界面友好，集成化程度高。本章以MAX+PLUSH10.0为例讲解该软件的使用。Altera公司为支持教育，专门为大学提供了学生版软件，其在功能上与商业版类似，仅在可使用的芯片上受到限制。以下为10.0Baseline所具有的功能。lMAX+plusDlO.O(Baseline)的功能2、支持的器件所支持的器件有：EPF10K10,EPF10K10A,EPF10K20,EPF10K30A以

19、及MAX7000系列(含MAX7000A,MAX7000AE,MAX7000E,MAX7000S),EPM9320,EPM9320A,EPF8452A,andEPF8282A,FLEX6000/A系列，MAX5000系列，ClassicTM系列。3、设计输入常用的设计输入的方法有：通过Max+plusH图形编辑器，创建图形设计文件(gdf文件)；通过Max+plusH文本编辑器，使用AHDL语言，创建文本设计文件(.tdf)；使用VHDL语言，创建文本设计文件(.vhd)；使用VerilogHDL语言,创建文本设计文件(v)。还可以通过Max+plusU波形编辑器，创建波形设计文件(.wdf)

20、o4、设计编译通过Max+plusn编译器完成，可检查项目是否有错，并对项目进行逻辑综合，然后配置到Altera器件中，同时产生报告文件、编程文件和用于后仿真的输出文件。5、设计验证通过Max+plus的定时分析器进行时序分析、功能仿真、时序仿真和波形分析，生成标准文件，可以给第三方工具使用。6、器件编程(Programming)和配置(Configuration)7、MAX+PLUSn的设计过程Maxplus的设计过程如下:|项目编译*功能耐序仿真门项目校验2编程賀置4项目编程A四、全数字锁相环设计1、功能分析：由数字锁相环原理，及其实现要求，可知，为实现全数字锁相环，需要设计完成分频电路、

21、微分鉴相电路、数字信号正交电路、脉冲成形电路和脉冲控制电路，滤波电路，保持电路。为了仿真需要，还需设计信号发生电路，伪随机序列产生电路。2、功能模块设计：为完成数字锁相环的设计，根据技术要求，现对其各模块设计说明如下：数字正交电路：电路功能需求：为控制同步脉冲信号相位，本地振荡信号需要分为两路正交信号，调节同步脉冲相位时，可以通过控制两路正交的脉冲合成來完成，其中一路作为同相常开信号，只有同步脉冲信号超前时才进行扣除脉冲操作，另一路正交常闭信号，只有同步脉冲信号滞后时才进行补偿操作，加入脉冲。再通过分配实现相位的调节。全数字锁相环设计全数字锁相环设计第 #页共26页第 页共26页全数字锁相环设

22、计第S页共26页全数字锁相环设计全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环设计第S页共26页2）.电路设计图:same4-.irTf-irr全数字锁相环设计全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环设计第S页共26页全数字锁相环设计全数字锁相环设计第 页共26页第 页共26页全数字锁相环设计第S页共26页3）、设计说明：对输入晶振信号取反，使其于原信号相位相差180度，由于器件的延时，需要对同相信号进行相应的延时以保证相位差正好为180度，即两路信号正交。分频电路：1）功能需求：由技术要求可知，本地晶振频率为11.0592MHz,接受码元速率为19.2KHZ

23、,则为实现脉冲同步。需要对本地晶振进行576分频，使同步脉冲频率与码元速率一致，再通过调整同步脉冲相位实现码元位同步信号的提取。2）、电路设计图：3）、设计说明：分频器使用3片74161组成576计数器，对组合的晶振脉冲进行分频，输出位同步信号，取其上升沿，即可得到位同步脉冲信号，当扣除或补偿脉冲后，计数器输出相应滞后或提前，达到同步目的。三片计数器釆用单片置数级联方式，第一片为16计数器，后两片为6计数器。脉冲成形：1）功能需求：本地晶振为一频率为11.0592MHz的方波，为产生脉冲信号，需要对时钟信号进行脉冲成形。另外，脉冲经过计数器分频后将变为矩形波信号，需要进过脉冲成形将其上升沿变为

24、窄脉冲。2）、电路设计图：3）、设计说明：Latch为一钟控D触发器，实现延时功能，也可以使用延时器件lcello信号通过延时后再和自身相异或后可以得到过零点脉冲，在通过与原信号相与滤除下降沿脉冲，即可实现脉冲成形。微分鉴相器：1）、功能需求：锁相环需要通过对原始输入码元与本地同步信号进行对比，判断本地同步信号相对于输入码元是滞后还是超前，因此需要一鉴相器。鉴相器是数字锁相环的关键器件，决定着锁相环的性能好坏，使用微分鉴相器通过过零点检测控制脉冲电路，可以保证一定的性能，实现起來也比较方便。但如果需要更高的性能，可以釆用积分鉴相器，降低噪声的影响，这里由于没有噪声，所以采用数字微分鉴相器。2）

25、、电路设计图:3）、设计说明：由于使用全数字微分鉴相器，微分和整流过程用码元的过零点检测代替。安装之前，脉冲成形的方法，形成过零点脉冲，再与本地合成晶振脉冲分频后的同相和正交分量分别相与，从而控制提前和滞后脉冲。由分频器设计原理和实际仿真可知，锁定后，应该是提前脉冲和滞后脉冲交替出现。而不能够达到完全的稳态。这一点由对微分鉴相器原理分析也可得知。滤波电路：1）、功能需求：滤波电路主要功能是保证锁相环的精度，滤除杂波干扰，由于本次试验只涉及仿真，故可以不釆用滤波电路，此处从略。保持电路：1）、功能需求：由于釆用微分鉴相器，输出的超前、滞后脉冲都比较窄，除非时隙完全符合,否则很难控制晶振脉冲的扣除

26、和补偿。所以釆用一保持电路，将输出的超前、滞后脉冲保持一个晶振周期，以方便取出和扣除脉冲。2）、电路设计图：3）、设计说明：采用两片D触发器，第一片时钟为提前或滞后脉冲信号，第二篇时钟为晶振信号。当有脉冲到來时，第一片输出高电平。当下一个晶振时钟到来时被取出,此时关闭控制门，并将第一片触发器清零，此后如果没有脉冲到來，当晶振时钟再次到來时都将输出为零。只有脉冲再次到来，驱动清零端为高，才开始下一次保持过程。其时序图如下：由于Maxplus中只能产生周期的方波，所以需要设计电路来产生占空比为1:3、1:5和1:7的矩形波。验证锁相环性能。全数字锁相环设计全数字锁相环设计第 页共26页第 #页共2

27、6页全数字锁相环设计第S页共26页2）、电路设计图:：.列叮InI；ICC-X.痕南,(retiree_(=fcurGDV2DV4DV8CLPDV16FREQ.riVICCRLDNA0QACCGDQ3EMTCO曰UPSCOCCLRWCLK74161JUr；xctHC赂全数字锁相环设计全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环设计第S页共26页3）、设计说明：占空比为1:3的方波使用原信号与2分频信号相与实现。占空比为1:7的方波使用4分频和1:3的方波相与实现。1:7的方波需要使用74161釆用计数方式实现。时钟信号为本地晶振分频后的信号。此处，码元速率与时钟信号频率一致。伪

28、随机序列发生器：1）、功能需求：产生一阶数为5的伪随机序列，验证鉴相器的性能。全数字锁相环设计全数字锁相环设计第1S页共26页第 页共26页全数字锁相环设计第S页共26页全数字锁相环设计全数字锁相环设计第1S页共26页第 #页共26页全数字锁相环设计第S页共26页2).设计电路图丫mirrkerdshizh)rg波形如下:nwulie全数字锁相环设计全数字锁相环设计第1S页共26页第 #页共26页全数字锁相环设计第S页共26页3锁相环电路:16翳価说明：maichngzhengjiao模块即为上面设计的数字正交电路，chengxing模块为脉冲成形电路，hold模块为脉冲保持电路，weifen

29、jiaiixiang为微分鉴相器电路,其中的fengpin2模块为计数分频电路，source模块为信号产生电路,mxiilie为伪随机序列产生电路。全数字锁相环设计全数字锁相环设计第1S页共26页第 页共26页全数字锁相环设计第S页共26页全数字锁相环设计全数字锁相环设计第1S页共26页第 #页共26页全数字锁相环设计第S页共26页4.性能分析:1输入码元占空比为:nrjingzhennrjiehsoumayuan-j”zhihoumaichong袒(tongbumaichorigmaichongsamemaichongorh专guolingdian袒伽卩inb峠怡caoqianmaichor

30、ig初source袒mxulieName:Value!S*ing2henS*jiehsouffl8/uan2hihoum3ichongitongbumaichongmaichongsame-ttmaichongoihguolingdianfenpinb-five-jcaoqianmaichong-trcsourcemxulieValue.00000000000超前调整gn1nnmnn0000000020.676514ms3367674ms20.676m$2O.677192ms20.677418msi滞后调整全数字锁相环设计全数字锁相环设计第？ #页共26页第？ 页共26页全数字锁相环设计第S页

31、共26页全数字锁相环设计全数字锁相环设计第？ 页共26页第？ #页共26页全数字锁相环设计第S页共26页阳me:nHjing2hennJ-jiehsoumayuanzhihoumaichongv/eito叫Emaichongraichongsamemaichongorhguolingdian遍fenpinbecaoqianmaichong曲t血source尬mxulie00Value:I000000稳态时脉冲状态2).输入信号占空比为lb超前调整全数字锁相环设计全数字锁相环设计第 #页共26页第 页共26页全数字锁相环设计第S页共26页全数字锁相环设计全数字锁相环设计第 页共26页第 #页共2

32、6页全数字锁相环设计第S页共26页Name:iB-jingzhenBrjiahsoumayuan血ihihoumaichong也witongbumsichnng应maichongsame也maichongofh無guolingdian也tenpinb-ieValue:33770426ms3B.770652ms337-d打caoqianmaichong/souice4mxulie滞后调整超前调整全数字锁相环设计全数字锁相环设计第 #页共26页第 页共26页全数字锁相环设计第S页共26页全数字锁相环设计全数字锁相环设计第 页共26页第 #页共26页全数字锁相环设计第S页共26页滞后调整4）、输入信

33、号占空比为1:7：Name:Value:UAjing2h9ntfjiehsoumayuan袖ihihoumaichong咄weitongbumaichong袖maichongsamemaichongorh袖guolingdian遊fenpinb60.25951ms060.2597E6ms6025l62ms6O.OIE8ms60283414ruuu-於caoqianmaichong4於sourcemjulie_I000000000超前调整全数字锁相环设计全数字锁相环设计超前调整第 #页共26页超前调整第 页共26页全数字锁相环设计第S页共26页全数字锁相环设计全数字锁相环设计超前调整第 #页共2

34、6页超前调整第 #页共26页全数字锁相环设计第S页共26页滞后调整5入伪随机序列：Name:Value:liutjzrnsk.ijbUjtijms全数字锁相环设计全数字锁相环设计超前调整第 #页共26页超前调整第 #页共26页全数字锁相环设计第S页共26页Amayuanertieis-jingzhenuhjiehsouma/uan2hihoumaichongweitongbumaichongsourcemxulie/maichongsame金maichongorhguolingdiari-ti伽pinb全数字锁相环设计全数字锁相环设计超前调整第 #页共26页超前调整第 #页共26页全数字锁相环

35、设计第S页共26页全数字锁相环设计全数字锁相环设计超前调整第 #页共26页超前调整第 #页共26页全数字锁相环设计第S页共26页d廿cacqianmaichong全数字锁相环设计全数字锁相环设计第 页共26页第 #页共26页全数字锁相环设计第S页共26页Namei-ma/uaneibeifflj*jing2heniB-jiehsoumayuanzhihoumaichongweitongbumaichongSOURCE专mulie容maichongsame应maichongofhguolmgdian-Efenpinbed饲叫anmaichongc全数字锁相环设计全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环设计第S页共26页全数字锁相环设计全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环设计第S页共26页滞后脉冲全数字锁相环设计全数字锁相环设计第 #页共26页第 #页共26页全数字锁相环设计第S页共26页全数字锁相环设计全数字锁相环设计第 #页共26页第 #页共26页