中断请求串行判优先电路的设计

1、沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：中断请求串行判优先电路的设计院（系）：计算机学院专业：计算机科学与技术班级：7401101学号：200704011011姓名：丁平指导教师：施国君完成日期：2010年1月15日沈阳航空工业学院课程设计报告-I-目录TOC o 1-5 h z HYPERLINK l bookmark4 o Current Document 第1章总体设计方案1 HYPERLINK l bookmark6 o Current Document 设计原理1 HYPERLINK l bookmark8 o Current Document

2、设计思路2 HYPERLINK l bookmark10 o Current Document 设计环境2 HYPERLINK l bookmark18 o Current Document 第2章详细设计方案5 HYPERLINK l bookmark20 o Current Document 2.1顶层方案图的设计与实现5 HYPERLINK l bookmark22 o Current Document 2.1.1创建顶层图形设计文件5 HYPERLINK l bookmark24 o Current Document 2.1.2器件的选择与引脚锁定5 HYPERLINK l bookm

3、ark26 o Current Document 2.1.3编译、综合、适配7 HYPERLINK l bookmark28 o Current Document 2.2功能模块的设计与实现7 HYPERLINK l bookmark30 o Current Document 2.2.18_3CODER的设计与实现7 HYPERLINK l bookmark40 o Current Document 8AND的设计与实现9 HYPERLINK l bookmark46 o Current Document CELL的设计与实现11 HYPERLINK l bookmark54 o Curren

4、t Document INTC完整原理图12 HYPERLINK l bookmark58 o Current Document 2.3仿真调试13 HYPERLINK l bookmark64 o Current Document 第3章编程下载与硬件测试15 HYPERLINK l bookmark66 o Current Document 编程下载15 HYPERLINK l bookmark68 o Current Document 硬件测试及结果分析15 HYPERLINK l bookmark70 o Current Document 参考文献19 HYPERLINK l book

5、mark72 o Current Document 附录（电路原理图）20沈阳航空工业学院课程设计报告- -第1章总体设计方案1.1设计原理主机与外部设备的信息交换方式主要有：程序查询方式，程序中断方式，DMA方式等。程序中断方式的主要特点是：程序切换（程序转移）和随机性。对于小数据量交换的场合，用程序中断方式是很方便和高效的。程序中断方式是指：CPU在执行程序的过程中，如果因出现某种随机事件而收到中断请求，则暂时停止现行程序的执行，转去执行一段中断服务程序，以处理该事件，并在处理完毕后自动恢复程序的执行。中断请求串行优先电路，即菊花链优先排队电路，是一种优先级管理的简单硬件方案。它为每个设备

6、接口都设置一个简单的逻辑电路，以便根据优先级来传递或截取CPU发出的中断响应信号INTA（低电平有效），以实现响应中断的优先顺序（如图1.1所示）。由于需要产生中断向量，所以在菊花链排队电路的基础上，再加入中断向量产生逻辑。实用的中断控制器都可以实现对特定中断的屏蔽，所以在上述电路的基础上再加入中断屏蔽电路。1.2设计思路题目要求设计的电路由中断请求触发器、中断向量寄存器和门电路等逻辑部件组成。所以电路主要由菊花链排队部分（用于中断响应信号INTA的传递或截取）和中断向量产生部分（用于生成当前中断请求中优先级最高的中断请求的中断向量）。菊花链排队部分应包括菊花链电路和中断汇总电路。中断向量产生

7、部分需要挑选出当前中断请求中优先级别最高的请求，所以一种简单的方案是采用优先编码器生成相应的中断向量。中断源数目为8，所以只需要使用8-3优先编码器即可完成。中断设备码用8位二进制数表示，但真正有用的设备码只包含在其低3位，高5位置0即可。实现特定中断屏蔽功能，只需在上述基础上加入一个中断屏蔽寄存器，输入的中断请求在经过中断屏蔽寄存器过滤后再送菊花链排队部分和中断向量产生部分。其设计框图如图1.2所示。图1.2中断请求串行优先电路设计框图1.3设计环境（1）硬件环境伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统实验箱及其配套软件组成。其软硬件对用户的实验设计具有完

8、全的开放特性。它的各模块的数据线、地址线与系统之间的挂接是通过三态门，而不是其它实验设备所采用的扁平连线方法，而数据线、地址线是否要与系统连通，则由用户连线控制。COP2000系统的运算器采用EDA技术设计，随机出厂时，已提供一套已装载方案，能进行加、减、与、或、带进位加、取反、直通八种运算方式，若用户不满意该套方案，也可自行重新设计并通过JTAG口下载。控制器微指令格式及定义可通过键盘和PC机进行重新设计,从而产生与众不同的指令系统。系统和数据线、地址线、控制线均在产品线插孔区引出，并设计了40芯锁进插座，供用户进行RAM、8251、8255、8259等接口器件的扩展实验。（2）EDA环境X

9、ilinxFoundationF3.1设计软件XilinxFoundationF3.1是Xilinx公司主要的可编程器件开发工具，它可用来开发Xilinx公司的Spar-tanVirtexXC3000XC4000XC5200系列的FPGA芯片和XC9500系列的CPLD芯片。该平台功能强大，主要用于百万逻辑门级的设计和1Gb/s的高速通信内核的设计。利用该系统可完成从设计构想到比特流下载的全部过程。该平台以工程管理器为主界面，同时集成了Xilinx公司以及其他公司的一些优秀软件。用XilinxFoundationF3.1进行FPGA设计流程图的步骤如图1.3所示。图1.3FPGA设计流程图CO

10、P2000集成开发环境COP20O0集成开发环境是COP2000计算机组成原理实验仪的配套软件环境,在这个软件环境下可完成汇编程序的调试、指令系统的设计、实时仿真与调试等功能,其界面如图1.4。图1.3COP2000计算机组成原理集成调试软件第2章详细设计方案顶层方案图的设计与实现顶层方案图实现中断请求串行优先电路，中断控制器封装在名为INTC的自定义符号中。INTC中又用到了多个自定义符号，包括8_3CODER（8-3优先编码器，用于中断向量生成电路中）、8AND（内含8个二输入与门，用于中断屏蔽电路）、CELL（菊花链节点，用于组建菊花链电路）。2.1.1创建顶层图形设计文件顶层图形文件由

11、输入输出端口和INTC组成（如图2.1）。左上角为8个中断请求输入端，左下角为8个中断屏蔽信号输入端，右上角为8个中断响应信号输出端，右下角为8个中断向量输出端。_INTA为CPU中断响应信号输入端（低电平有效，其他输入信号均为高电平有效），INT为中断请求输出端（接CPU的INT引脚）。INT0MASK7INTOKLOGPI03LOCP102LOC門01LOCP100LOCP97LOCP96LOCP95LOCP94LOCP87LOCP86LOCP85LOCP84LOCP82LOCP81LOCP80LOCF79LOCF73INT7MASK0IPADIPADIPADIPADIPADIPADIPA

12、DIPADIPADIPADIPADIPADIPADIPADIPADIPADIPADIR.1IFU-IHj5IR7M4雋-INT.*.IHDmr*IR.1IBTA1IFL2IMTAiB3IMTA3IR+IBTA4IRSIUTASIFLEIMTA5IH.7IIITA?M3VCMlV1M2V2M3V3M+V4U5VSM5VSV?IITAIlll*T如iIKT*.IINTA2IKT.心IKTAjBIIIT抑-U13V1V4-W6V?INTLOC-P125LOOP124LOC=F109LOC=P108outputtheAccessSignalLOC=F107Loc-pggLOC-P93LOC=F78LO

13、C=P223LOC=P222ir-i(-d-7i-1LOC=P220LOC=P218LOC=F217qutputthe.InteruputVectorLOC-P216LOC=P215LOC-F11LlINT图2.1中断请求串行判优先电路顶层设计图2.1.2器件的选择与引脚锁定（1）器件的选择硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，采用的目标芯片为XilinxXCV200可编程逻辑芯片。（2）引脚锁定顶层图形文件中的芯片引脚与XilinxXCV200芯片引脚对应关系如表2.1所示。表2.1信号和芯片引脚对应关系INTC的输入/输出信号XCV200芯片引脚I

14、R0P103IR1P102IR2P101IR3P100IR4P97IR5P96IR6P95IR7P94M0P87MlP86M2P85M3P84M4P82M5P81M6P80M7P79INTA0P125INTA1P124INTA2P109INTA3P108INTA4P107INTA5P99INTA6P93INTA7P78V0P223V1P222V2P221V3P220V4P218V5P217V6P216V7P215INTAP73INTP1102.1.3编译、综合、适配利用Xilinxfoundationf3.1的原理图编辑器对顶层图形文件进行编辑，并利用仿真器对其进行，分析信号波形是否与功能相符

15、。仿真成功后对工程进行编译，生成相应的*.bit文件后下载到芯片中，通过实验箱观察实际运行效果。功能模块的设计与实现中断控制器符号INTC包含中断请求串行优先电路的全部电路，其中主要包含8_3CODER、8AND、CELL等自定义符号和其他辅助电路。2.2.18_3CODER的设计与实现该模块包含9个输入端，4个输出端。输入8个中断请求信号，Y0Y2三个输出端输出中断请求信号中优先级最高的信号所对应的中断向量。输出端INT用于标识当前的输出信号是否有效（1：有效，0：无效）。（1）创建8_3CODER原理图。8_3CODER的结构如图2.2所示：图2.28_3CODER原理图2）创建元件图形符

16、号8_3CODER的元件图形符号如图2.3所示。017为中断请求信号输入端（低电平有效），CS为芯片使能信号。Y0Y2为中断向量输出，INT为中断向量有效信号。U22S_3CODER10Y011Y1I2Y2I3INTI4I5I6I7CS8_3CODER图2.38_3CODER元件图形符号（3）功能仿真用XilinxFoundationf3.1的Simulator对此模块进行仿真。仿真结果如图2.4所示：图2.48_3CODER仿真结果由图可知，当17,16,15同时发出中断请求时，响应17（Y0Y2输出为111）。当I5,I4,I3同时发出中断请求时，响应I5（Y0Y2输出为101），其他信号

17、与此相同。其真值表同优先编码器。2.2.28AND的设计与实现该模块由八个二输入与门组成，A0A7为第一组信号输入端，B0B7为第二组信号输入端，COC7为输出端。在使用中，A0A7接中断请求信号，B0B7接中断屏蔽信号，输出为屏蔽后可用的中断请求信号。（1）创建8AND原理图。8AND的结构如图2.5所示:（2）创建元件图形符号8AND的元件图形符号如图2.6所示。umEHEI2B3B+BSB6BTSAND图2.68AND图形符号（3）功能仿真用XilinxFoundationf3.1的Simulator对此模块进行仿真。仿真结果如图2.7所示：图2.78AND仿真结果由图可知，当且仅当Ai

18、与Bi同时为电平，其输出Ci为高电平。即当某中断未被屏蔽时，它可以通过8AND。2.2.3CELL的设计与实现CELL用于构造菊花链。INT为中断请求信号输入端，INR为中断响应信号输入端，IOK为中断响应信号输出端，NEXT用于连接下一个节点的INR引脚，INTO为中断请求信号输出端。（1）CELL设计原理图。CELL的结构如图2.8所示：图2.8CELL原理图（2）创建元件图形符号CELL的元件图形符号如图2.9所示。左边为输入端INT和INR,右边为输出端IOK、INTO和级联端NEXT。图2.9CELL图形符号3）功能仿真用XilinxFoundationf3.1的Simulator对

19、此模块进行仿真。其仿真电路如图2.10所示。电路中使用三个CELL模块串联，组成一条菊花链。INTA端为中断响应输入端，IR0IR2为中断请求信号输入端，IOK0IOK2为中断响应信号输出端。图2.10CELL仿真电路仿真结果如图2.11。当IR0和IR1同时产生中断时，中断响应信号INTA到达后，IOK1变为低电平，即IR1得到响应，与预期的结果相符。其他的情况下也得到了正确的结果。图2.11CELL电路仿真结果2.2.4INTC完整原理图INTC包含对上述模块进行综合，最终实现中断控制器。INTC包含一个3_8CODER模块，一个8AND模块，八个CELL模块及其他辅助电路。（1）创建IN

20、TC原理图。INTC的原理图如附录所示。中断请求信号首先通过与中断屏蔽信号相与后，发送至3_8CODER产生相应的中断向量，及发送到菊花链电路，经过或门OR8综合后产生中断信号INT。在CPU收到中断请求信号后，发回INTA信号（低电平有效），经过菊花链的传递，找到当前中断请求中优先级最高的请求，向对应的设备发送INTAi信号（低电平有效）。对应的设备撤去中断请求信号，完成一次中断请求过程。2）创建元件图形符号INTC的元件图形符号如图2.12所示。U6IHDIKT.3IR1IMTAIIR2IMTA2IR3IMTA3IFUIMTA+IH5IMTASIR6IMTA6IR7IMTA7MDVDMlW

21、1M2V2M3V3-W*V5底V5M7V?_IITAIMTINTC图2.12INTC图形符号（3）功能仿真见2.3节，仿真调试。2.3仿真调试仿真调试将对整个设计的电路逻辑功能、时序的正确性进行验证。（1）仿真信号选择打开仿真器后，选择需要观察的仿真信号，对选定的输入信号设置参数。初始IR0IR7全置为低电平，即处于无中断状态。_INTA置高电平，即无中断响应信号。中断屏蔽信号输入端M0M7全置为高电平，即打开所有中断。（2）功能仿真结果与分析功能仿真波形结果如图2.13所示。当IR5,IR6同时发出中断请求时，INT端置高电平，表示有未屏蔽的中断请求产生。CPU收到中断请求信号后，置_INT

22、A为低电平作为响应。中断控制器送出中断向量6（V2:V1:V0=110b,V7V3三0,初始态时V0V7为高阻态）。_INTA通过菊花链传递到达INTA6,INTA6置低电平，表示响应6号中断。CPU获得中断向量后撤去_INTA信号，V0V7又回到高阻态。当第二次响应中断时，INT5得到响应。然后，屏蔽IR6和IR7两个中断（置M6和M7为0）。当IR0，IR1，IR7同时发出中断请求时，由于IR7被屏蔽，所以响应IR1。下一次则响应IR0。输出波形与设计相符。IRO.IR1.IR2.IR3.IR4.IRS.IR6.IR7.INT.INTAMO.Ml.M2.M3.M4.M5.M6.M7.INT

23、AOINTAIINTA2INTA3INTA4INTA5INTA6INTA7VO.VI.V2.V3.V4.CsCsCsCsCsCsCsCsCsCsCsCsCsCsCsCsCsFLPT-F图2.13功能仿真波形结果第3章编程下载与硬件测试3.1编程下载利用COP2000仿真软件的编程下载功能，将得到*.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。硬件测试及结果分析利用XCV200实验板进行硬件功能测试。中断请求信号，中断屏蔽掩码及来自CPU的中断响应信号的输入通过XCV200实验板的输入开关实现，中断响应信号通过XCV200实验板的LED指示灯实现，向CPU回送的中断向量通过

24、数码管显示，其对应关系如表3.1所示。表3.1中断控制器与XCV200实验板引脚对应关系中断控制器引脚XCV200芯片引脚XCV200实验板IR7P94K07IR6P95K06IR5P96K05IR4P97K04IR3P100K03IR2P101K02IR1P102K01IR0P103K00M7P79K17M6P80K16M5P81K15M4P82K14M3P84K13M2P85K12M1P86K11M0P87K10INTAP73K20INTA7P78B7INTA6P93B6INTA5P99B5INTA4P107B4INTA3P108B3INTA2P19B2INTA1P124B1INTA0P125B0V7P215S0:7V6P216S0:6V5P217S0:5V4P218S0:4V3P220S0:3V2P221S0:2VIP222S0:1V0P223S0:0INTP110A0初始化状态时仿真如图3.1所示。所有中断均已打开，未发生中断，中断响应信号_INTA为高电平。图3.1仿真初始状态多个中断同时发生时的仿真结果如图3.2所示。当5，6，7号中断同时发生时，CPU收到中断请求信号，灯A0点亮。