数字电路域逻辑设计61解析课件

1、时序逻辑电路任何时刻的输出不仅取决于当时的输入信号，而且还取决于电路原先的工作状态，即与以前的输入信号及输出也有关系。6.1时序逻辑电路概述1TC1CPQ&X&Z图6-1-1 简单时序电路分析图6-1-1所示时序电路。T 由T触发器的状态方程和电路的输出方程，可以画出电路的工作波形图。CPXQZQZ(a)(b)(c)(d)图6-1-2 图6-1-1所示电路工作波形 结论：时序逻辑电路在结构上有两个特点。第一，包含组合逻辑电路和存储电路(触发器电路)两部分。第二，组合电路至少有一个输出反馈到存储电路的输入端，存储电路的状态至少有一个作为组合电路的输入，与其他输入共同决定电路的输出。初态0初态1存

2、储电路组合逻辑电路Z(z1,z2,zj)W(w1,w2,wk)Y(y1,y2,yl)X(x1,x2,xi)Z(tn)F X(tn) , Y (tn) 输出函数W(tn)G X(tn) , Y (tn) 存储电路的激励函数(输入端表达式)Y(tn+1)H W(tn) , Y (tn) 存储电路的状态方程图6-1-3 时序电路方框图时序电路可分为同步时序逻辑电路和异步时序逻辑电路。同步时序逻辑电路:所有存储电路的状态变更是由时钟脉冲同步更新的。异步时序逻辑电路:各存储电路的状态变更不是同时发生的,或者不是由同一个时钟控制的。如触发器等6.2.1时序逻辑电路的分析步骤6.2时序逻辑电路分析6.2.2

3、寄存器、移位寄存器6.2.3同步计数器6.2.4异步计数器6.2.1时序逻辑电路的分析步骤1. 根据给定的时序逻辑电路，写出存储电路（如触发器）的驱动方程（输入信号的逻辑表达式）。2. 写出存储电路的状态(转移)方程，并根据输出电路，写出输出函数表达式。3. 由状态转移方程和输出函数表达式，列出状态转移表(真值表），或画出状态转移图。4. 画工作波形图（时序图）。5. 归纳时序逻辑电路的逻辑功能。1J1K1Q1Q1C1&1J1K2Q2Q2C1&1J1K3Q3Q3C1&图6-2-1 例6-1逻辑图CPZ例6-1分析如图6-2-1所示的同步时序逻辑电路。解(1) 写出各级触发器的驱动方程（激励函数

4、）(2) 根据驱动方程和触发器特征方程，写出各级触发器的状态转移方程；写出输出表达式。状态转移方程：输出方程：各触发器在驱动方程和时钟的驱动下的状态转移情况，就是电路的状态转移情况，分析时序电路的逻辑功能，就是要从电路的状态转移情况中找出变化的规律，进行归纳和总结。(3) 列写状态转移表，画出状态转移图（要给出初态）001011010000101110111100/0/1/0/0/0/1/0/0Q3Q2Q1/Z图6-2-2 例6-1电路状态转移图00 0 110011 0 0111偏离状态10 0 0101501 0 1110401 1 0010300 1 0011200 1 1001100

5、0 10000Z序号(cp )表6-2-1 例6-1状态转移表(4) 画工作波形图(5) 功能归纳每经过个脉冲，电路状态循环一次，且输出一个高电平。该时序逻辑电路是6分频器(6进制计数器),分频的意义从Z与CP的波形上比较上可以看出来：每6个时钟脉冲，产生一个输出脉冲。Q3ZCP图6-2-3 例6-1工作波形Q2Q100000001001100101010110100001D4Q4C11DQQC1D1存数指令图6-2-4 1位数寄存单元D4图6-2-5 4位数码寄存器1D1Q1C1D11D2Q2C1D21D3Q3C1D3CP数码寄存器数码寄存器是能够存放二进制数码的电路。由于触发器具有记忆功能

6、，因此可以作为数码寄存器电路。图6-2-4和图6-2-5分别为由D触发器构成的1位和4位数码寄存器。6.2.2寄存器、移位寄存器图6-2-6 左移移位同步寄存器1D4Q4C11D3Q3C11D2Q2C11D1Q1C1vI移存脉冲CP移位寄存器具有移位（左移、右移、双向）功能的寄存器。在移存脉冲的作用下，第i-1级触发器的状态存入到第i级触发器，实现了数码向左移存。1D4C1&11D3C1&11D2C1&11D1Q4Q3Q2Q1C1&11移存脉冲CP右移输入A控制M左移输入B图6-2-7 双向移位同步寄存器M=0：左移,序列从B输入；M=1：右移,序列从A输入移位寄存器的应用移位寄存器的数字系统

7、中应用广泛：算术应用线路上信息的传递是串行，而终端的输入或输出是并行，因此需要串行转并行或并行转串行，用移位寄存器可以实现。节拍延迟分频序列信号发生器1D4Q4C1图6-2-8 五单位信息串并行转换逻辑图1D1Q1C11D2Q2C11D3Q3C11D5Q5C1&D5D4D3D2D1移存脉冲CP1串行输入 并行输出指令CP2(1) 实现数码串并行转换a. 串行转换成并行所谓五单位信息，是由位二进制数码组成一个信息的代码。电路中的移存脉冲CP1与代码的码元同步，并行读出脉冲CP2必须在经过个移存脉冲后出现。(串行读入_并行一次读出.)假设串行输入五单位数码为（10011）（左边先入）。在移存脉冲作

8、用下，位移位寄存器的状态变化情况如下：10011并出100115100141003102110Q5Q4Q3Q2Q1序号表6-2-2 串并行转换波状态表100111001D5D4D3D2D1图6-2-9 串并行转换波形举例并行输出移存脉冲Q1Q2Q3Q4Q5（2）并行转换成串行(并行一次读入,串行读出)1D1C11D21D31D4Q1Q2Q3Q4CP图6-2-10 并入串出逻辑图&DI1&1&1D5Q5&RDDI2DI3DI4DI5并行取样MRC1RC1RC1RC1R串出CP序号Q1Q2Q3Q4Q5000000清零111001并入(M=1)201100串出(M=0)300110400011500

9、001610101并入(M=1)701010串出(M=0)8001019000101000001表6-2-3 五单位数码并行转换成串行的状态转移情况清零取样（并入）串出取样（并入）串出 001Q1Q2Q3Q4Q5图6-2-11 并串转换波形举例12345678910D11D12D13D14D151001111011CP并行取样脉冲MRD0101并行取样脉冲M与移存脉冲CP之间必须满足关系：其中fCP为移存脉冲频率， fM为并行取样脉冲频率，n为触发器个数。01100110010000000当移位寄存器串行输入、串行输出时，输出信号比输入信号延迟了n个移存脉冲周期，起到了节拍延迟的作用。延迟时间

10、为(5) 移位寄存器实现乘法或除法运算。左移为乘,右移为除.01001000左移补零，乘以其中TCP为移存脉冲的周期，n为移存器的位数。(4) 移位寄存器还可构成计数分频电路、序列信号发生器等。(3)用于脉冲节拍延迟右移补零，除以集成移位寄存器例6-2分析图6-2-13所示4位右移移位寄存器电路。解根据D触发器的状态方程和激励函数，可以写出：此时的串行数据由Q0端输入，取决于J和K端的取值情况。逻辑图CRSH/LDCPJKD0D1D2D3Q0Q1Q2Q3Q300000110d0d1d2d3d0d1d2d3d3110111000111011111110表6-2-4 图6-2-13所示电路功能表同

11、步置数JKD0D1D2D3SH/LDCPCRQ3Q3Q2Q1Q02,3D2,3D1,3K1,3JC3/1 M2LOADM1SHIFTRSRG4图6-2-14 CT54S195/74S195逻辑符号应用：图6-2-15，6-2-16CRM1M0CPDSLDSRD0D1D2D3Q0Q1Q2Q3功能00000清零10不工作111d0d1d2d3d0d1d2d3取样10111右移10100右移11011左移11000左移100保持表6-2-5 CT54194/CT74194 功能表集成4位双向移位寄存器 CT54194/CT74194DSL为左移串行数据输入端；DSR为右移串行数据输入端。 M1M0为

12、工作方式控制端:M1M0=01:右移; M1M0 =10:左移；M1M0=11:取样； M1M0=00:保持。作业：6-3图6-2-15 移位寄存器的分析:通过这个实例,学会分析一个中规模的集成逻辑器件的实际应用,提高大家分析电路的能力.对于表6-2-4,有以下几个要点:1. SH/LD端为0时,并行置数.为1时移位.2. J,K的组合决定最低端补充的是什么:00时补0,11时补1.3. 如果J,K端与D0接到一起,则相当于接受D0端的输入.选读：JD0D1D2D3CPSH/LDCRKQ3Q3Q2Q1Q0SRG4图6-2-15 7位串行并行转换器Q3Q2Q1Q0JD0D1D2D3CPSH/LDCRKQ3Q3Q2Q1Q0SRG4Q6Q5Q4串行输入DI01CPCR并行输出Q7(1) 串行并行转换标志码CPD00111111 D6D5D4D3D2D1D00 Q0Q7：清零(CR)00000000 取样(SH=0)操作：6CP移存并出CPD00111111 取样将J,K,D0接在一起,实现了串行输入JD0D1D2D3CPSH/LDCRKQ3Q3Q2Q1Q0SRG4图6-2-16 7位并行串行转换器JD0D1D2D3CPSH/LDCRK