数字集成电路设计要点

1、数字IC流程:RTLdesignandsimulationDCsynthesisAPR（AutoPlaceandRoute）PTtiminganalysisPhysicalVerification采用工具：vi（输入），gcc（c模型）Modelsim（Questasim）/VCS/IUS/iverilog/Verdi（仿真、调试）DC（综合）FM（形式验证）Astro（后端物理实现）将换为ICC，已初步实现，未细检查，仅作参考PT（时序分析）IC5141Calibre（后端验证）硬件一般要分为两部分：1wishbone接口，解决通信问题2核心功能模块，真正实现功能Wishbone互连:1点到

2、点方式，单独测试IP核时常用，或者片外互连共享总线方式交叉互连结构构建SoC系统时采用；需要选择交叉互连模块：wb_conmax、wb_conbus、tc_top等PDK：ProcessDesignKitDC综合与时序约束RTL（RegisterTransferLevel）TCL：ToolCommandLanguageTk：ToolKit综合工具:FPGASynplify/DCFPGA/Xilinx/AlteraASICsynopsys:DC（主流，事实标准）cadence:BuildGates/PKS/RCDC:DesignCompilerPKS:PhysicallyKnowledgeabl

3、eSynthesisRC:RTLcompilersdc:synopsysdesignconstraints约束sdf:standarddelayformat版式综合三阶段:翻译/转换（此阶段工艺无关）优化优化与映射同时进行映射（此阶段工艺相关）将功能映射到目标工艺库上DC基本流程:读入设计设置约束执行综合查看报告保存结果时钟树:时钟是个非常重要的信号，要求到各个寄存器时钟端时延一致，后端设计会专门针对时钟布线，插入buf,形成时钟树，综合阶段不处理时钟，假设是理想时钟CDC信号：clockdomaincrossingAPR流程：AutoPlaceandRoute+采用Astro工具ICC（IC

4、Compiler）TDF文件（topdesignformat）core电源环：原则：尽量使用高层（1）高层金属厚（2）利于底层stdcell布线AstroAPR：1.基本概念设计输入布局规划floorplan时序约束place时钟树综合CTS布线DFM数据导出：导出网表，用于LVS、后仿真等导出GDSII数据：流片数据导出SPEF：PT时序分析导出SDF：后仿真时钟树综合CTS：ClockTreeSynthesisroute步骤：先布时钟线（关键信号）Timingsetup再布标准单元Post-RouteOpt以及CTOPost-Route时序分析DFM：天线效应：解决方案1：跳线，解决方案2

5、：插入二极管加Filler过孔优化FillNotchandGapAdd_label添加Wiretrack物理验证:LVS:layoutversusschematicANT：AntennaDRC：designrulecheck工具:ic5141virtuoso,calibre步骤:1准备ic5141环境（工艺库、基本库、快捷键、显示资源、Calibre配置等）stdcell、Pad库导入到ic5141设计库aes_ASIC导入到ic51414为电源PAD加label（LVS用）5准备ANT/DRC/LVS规则文件LVS检查（先做，确认设计正确）ANT检查与修正（先于DRC，ANT修正中可能会引入

6、DRC）DRC检查与修正设计数据导出CDL:CircuitDescriptionLanguage时序分析:Fmax（寄存器间最大时间决定）Tsu（setup），Th（hold）Tco（从时钟到达到输出端稳定）Tpd（pintopindelay，组合逻辑延迟）时序分析任务之一是：验证设计满足时序要求，如何验证？1.动态时序仿真（后仿真）：输入激励，分析波形。STA含义：无需输入激励，电路并不动作（静态含义），分析每一个触发器（flip-flop）的setup时间与hold时间，即保证在时钟沿采样数据时，数据是有效的。（动态仿真也是确保这一点，下一时钟能得到正确值）动态与静态时序分析比较:STA无

7、需输入测试向量，覆盖率大.动态仿真只针对特定测试向量，无法证明结果对所有测试向量都成立；大规模电路，穷举测试向量很困难！STA缺点：异步电路分析困难动态时序分析对同步、异步风格电路没有限制STA能处理更大设计，所需时间更短动态仿真缺点是随着设计规模增大，要求时间迅速增长STA基本分析模型与基本计算步骤:1找出路径；2计算数据到达时间；3计算时差路径的起点：输入port或者触发器/寄存器的时钟端口路径的终点：输出port或者时序部件的数据输入pin路径中数据到达时间计算路径中net和cell延迟的总和计算时差数据到达时间计算出来后，与数据的要求到达时间求差（setupcheck,holdchec

8、k等），称为slack时序报告中Slack为正，表示满足要求PT使用步骤:ReadConstraintsExceptionsCheckAnalyzePT:PrimeTimeSTA、CTS,ERC,DFM没找到综合的输入输出HDL设计约束-目标库1FTF综合工具1rV1netlistsdcscf1FT1f后端布线综合后仿真Astro的输入输出HDDD-crMr.4-_cLc-perLol垢一.Ut_J.Eput_l!fel.By-Ml1_d!:_口吐p*x_da.yuxJ.hMiLal：4d.IU&J1*DC-KTC&LurutA,B,E|cutpatnq加ndL271.11|El,.Xi(ri|v甘Uii.IIcBu.口述片.XiRnIPUK2TO屯.9*1，.ILiTl札.11E片.XlXll-Bsn-“一StandardCellLibraryTimingConstraintsSTA工具的输入输出CTS:clocktr