高速高精度频率测量

1、基于FPGA的高速高精度频率测量的研究作者：包明赵 文章来源：单片机与嵌入式系统应用点击数：35更新时间：2007-2-11作者：包明赵明富郭建华 来源：单片机及嵌入式系统应用摘要：以FPGA为核心的高速高精度的频率测量，不同于常用测频法和测周期法。本文介绍的测频方法， 不仅消除了直接测频方法中对测量频率需要采用分段测试的局际，而且在整个测试频段内能够保持高精度 不变。又由于采用FPGA芯片来实现频率测量，因而具有高集成度、高速和高可靠性的特点。关键词：频率测量FPGA高精度引言在电子测量技术中，测频是最基本的测量之一。常用的直接测频方法在实用中有较大的局限性，其测量精 度随着被测信号频率的下

2、降而降低，并且对被测信号的计数要产生1个数字误差。采用等精度频率测量 方法具有测量精度，测量精度保持恒定，不随所测信号的变化而变化；并且结合现场可编程门阵列FPGA (Field Programmable Gate Array )具有集成度高、高速和高可靠性的特点，使频率的测频范围可达到 0.1Hz100MHz，测频全域相对误差恒为1/1 000 000，1测频原理及误差分析常用的直接测频方法主要有测频法和测周期法两种。测频法就是在确定的闸门时间Tw内，记录被测信号的 变化周期数(或 脉冲个数)Nx，则被测信号的频率为：fx=Nx/Tw。测周期法需要有标准信号的频率fs， 在待测信号的一个周期

3、Tx内，记录标准频率的周期数Ns，则被测信号的频率为：fx=fs/Ns。这两种方法 的计数值会产生1个字误差，并且测试精度与计数器中记录的数值Nx或Ns有关。为了保证测试精度， 一般对于低频信号采用测周期法；对于高频信号采用测频法，因此测试时很不方便，所以人门提出等精度 测频方法。等精度测频方法是在直接测频方法的基础上发展起来的。它的闸门时间不是固定的值，而是被测信号周期 的整数倍，即与被测信号同步，因此，测除了对被测信号计数所产生1个字误差，并且达到了在整个测 试频段的等精度测量。其测频原理如图1所示。在测量过程中，有两个计数器分别对标准信号和被测信号同时计数。首先给出闸门开启信号（预置闸门

4、上 升沿），此时计数器并不开始计数，而是等到被测信号的上升沿到来时，计数器才真正开始计数。然后预 置闸门关闭信号（下降沿）到时，计数器并不立即停止计数，而是等到被测信号的上升沿到来时才结束计 数，完成一次测量过程。可以看出，实际闸门时间T与预置闸门时间T 1并不严格相等，但差值不超过被 测信号的一个周期。设在一次实际闸门时间T中计数器对被测信号的计数值为Nx，对标准信号的计数值为Ns。标准信号的频率 为fs，则被测信号的频率为f上由式（1）可知，若忽略标频fs的误差，则等精度测频可能产生的相对误差为6 =（|fxc-fx|/fxe）X100% （2）其中fxe为被测信号频率的准确值。在测量中，

5、由于fx计数的起停时间都是由该信号的上升测触发的，在闸门时间T内对fx的计数Nx无误 差（T =NxTx）；对fs的计数Ns最多相差一个数的误差，即 Ns|W1,其测量频率为fxe=Nx/（Ns+A Ns）/fs （3）将式（1）和（3）代入式（2），并整理得：6 = Ns|/NsW1/Ns=1/（t fs）由上式可以看出，测量频率的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率有关， 即实现了整个测试频段的等精度测量。闸门时间越长，标准频率越高，测频的相对误差就越小。标准频率 可由稳定度好、精度高的高频率晶体振荡器产生，在保证测量精度不变的前提下，提高标准信号频率，可 使闸门时

6、间缩短，即提高测试速度。表1所列为标频在10MHz时闸门时间与最大允许误差的对应关系。表1闸门时间与精度的关系闸门时间/s精度0.0110 -50.110 -6110 -7等精度测频的实现方法可简化为图2所示的框图。CNT1和CNT2是两个可控计数器，标准频率（fs）信号 从CNT1的时钟输入端CLK输入；经整形后的被测信号（fx）从CNT2的时钟输入端CLK输入。每个计数器 中的CEN输入端为时钟使能端控制时钟输入。当预置门信号为高电平（预置时间开始）时，被测信号的上 升沿通过D触发器的输出端，同时启动两个计数器计数；同样，当预置门信号为低电平（预置时间结束）时， 被测信号的上升沿通过D触发

7、器的输出端，同时关闭计数器的计数。2硬件设计在快速测量的要求下，要保证较高精度的测频，必须采用较高的标准频率信号；而单片机受本身时钟频率 和若干指令运算的限制，测频速度较慢，无法满足高速、高精度的测频要求。采用高集成度、高速的现场 可编程门阵列FPGA为实现高速，高精度的测频提供了保证。FPGA是20世纪90年代发展起来的大规模可编程逻辑器件，随着EDA （电子设计自动化）技术和微电子技 术的进步，FPGA的时钟延迟可达到ns级，结合其并行工作方式，在超高速、实时测控方面有非常广阔的 应用前景；并且FPGA具有高集成度、高可靠性，几乎可将整个设计系统下载于同一芯片中，实现所谓片 上系统，从而大

8、大缩小其体积。整个测频系统分为多个功能模块，如信号同步输入、控制部件、分频和计数部件、定时、脉冲宽度测量、 数码显示、放大整形和标频信号等模块。除数码管、放大整形和标频信号外，其它模块可集成于FPGA芯 片中，并且各逻辑模块用硬件描述语言HDL来描述其功能，如用VHDL或AHDL来对各功能模块进行逻辑描 述。然后通过EDA开发平台，对设计文件自动地完成逻辑编译、逻辑化简、综合及优化、逻辑布局布线、 逻辑仿真，最后对FPGA芯片进行编程，以实现系统的设计要求。图3所示为测频主系统框图。一片FPGA（EPF10K10LC84）可完成各种测试功能，可利用单片机完成数据处 理和显示输出。在标准频率信号

9、为60MHz的情况下，其测量精度可达到1.1X10 -8，即能够显示近8位有 效数字。其中A0A7和B0B7为两计数器的计数值输出。计数器是32位二进制计数器（4个8位计数值）。 单片机通过R1,R0数据读出选通端分别从这两个计数值输出端读出4个8位计数值，根据测频和测脉宽 原理公式计算出频和脉冲宽度。STR为预置门启动输入；F/T为测频和测脉宽选择；CH为自校/测频选择； Fa为自校频率输入端；Fs为标准频率信号输入端；Fx为经过放大整形后的被测信号输入端；END为计 数 结束状态信号。放大整形频率输入161718192122232425357372ALTERAEPF10K10LCS4717

10、0676665646236 3738 39 47 48BO*B2 -E3_6MHz晶振STR END CH F/TR1 RO6MH*晶振图3测频主系统框图FPGA中各功能模块如加所示。图4中，CH1和CH2为选择器，CH1进行自校/测频选择，CH2进行测频和测脉宽选择。CONTRL1为控制模块， 控制被测信号fx和标频信号fs的导通，以及两个计数器（CONTa和CONTb）的计数。CONTa和CONTb为32 位计数器，分别以4个8位二 进制数输出。FPGA与单片机AT89C51的接口比较简单。图3中的输入/输出端与单片机连接：A7.0与单片机P2端口 相连接；B7.0与单片机P0 口相连接；

11、其它输入/输出端与单片机P3 口相连接。结语随着EDA技术和FPGA集成度的提高，FPGA不但包括了 MCU（微控制器或单片机）特点，并兼有串、并行工 作方式和高速、高可靠性以及宽口径适用性等诸多方面的特点。单片机完成的数据处理功能也可集成在 FPGA芯片中。基于FPGA的电子系统设计仅仅是各种逻辑模块与IP核的逻辑合成和拼装。测频系统的标 准信号频率的提高，可进一步提高测频的精度或缩短测频时间。一种新型的高精度频率计摘 要：本文介绍了一种利用多周期同步法与量化时延法结合测量频率的方法，在此方法基 础上设计的样机测量分辨率达到ns量级，由于使用了 CPLD器件，该仪器体积小、成本低。关键词：多

12、周期同步；量化时延；短时间间隔引言时间频率测量是电子测量的重要领域。频率和时间的测量已越来越受到重视，长度、电压 等参数也可以转化为与频率测量有关的技术来确定。本文通过对传统的多周期同步法进行探 讨，提出了多周期同步法与量化时延法相结合的测频方法。多周期同步法最简单的测量频率的方法是直接测频法。直接测频法就是在给定的闸门信号中填入脉冲， 通过必要的计数电路，得到填充脉冲的个数，从而算出待测信号的频率或周期。在直接测 频的基础上发展的多周期同步测量方法，在目前的测频系统中得到越来越广泛的应用。多周 期同步法测频技术的实际闸门时间不是固定的值，而是被测信号的整周期倍，即与被测信 号同步，因此消除了

13、对被测信号计数时产生的1个字误差，测量精度大大提高，而且达到 了在整个测量频段的等精度测量，其原理框 图和波形图如图1所示。设Na、Nb分别为计数器A和B记得的数值，T为闸门时间，贝0Na=T-fx (1)Nb=T-fD (2)计数器A的计数脉冲与闸门的开闭是完全同步的，因而不存在1个字的计数误差，由式(3) 微分可得：dNb=1，T=Nb/fD (5)得到测量分辨率：dfx/fx=1/(TxfD) (6)由式(6 )可以看出，测量分辨率与被测频率的大小无关，仅与取样时间及时基频率有关，可 以实现被测频带内的等精度测量。取样时间越长，时基频率越高，分辨率越高。多周期同步 法与传统的计数法测频比

14、较，测量精度明显提高。在时频测量方法中，多周期同步法是精度较高的一种，但仍然未解决1个字的误差，主要 是因为实际闸门边沿与标频填充脉冲边沿并不同步，如图2所示。卜软件耐门rUUUrLTLTLTL卜一W削门Th二|Hwuwuuirr|HZ从图2可以得出，Tx=N0T0-At2+Atl,如果能准确测量出短时间间隔At1和色2,也就能 够准确测量出时间间隔Tx,消除1个字的计数误差，从而进一步提高精度。为了测量短时间间隔At1和At2,通常使用模拟内插法或游标法与多周期同步法结合使用1， 虽然精度有很大提高，但终未能解决1个字的误差这个根本问题，而且这些方法设备复杂， 不利于推广。要得到精度高，时间

15、响应快，结构简单的频率和时间测量方法是比较困难的。从结构尽量简单同时兼顾精度的角度出发，将多周期同步法与基于量化时延的短时间间隔测 量方法结合，实现了宽频范围内的等精度高分辨率测量。量化时延法测短时间间隔光电信号可以在一定的介质中快速稳定的传播，且在不同的介质中有不同的延时。通过将 信号所产生的延时进行量化，实现了对短时间间隔的测量。其基本原理是“串行延迟，并行计数，而不同于传统计数器的串行计数方法，即让信号通过 一系列的延时单元，依靠延时单元的延时稳定性，在计算机的控制下对延时状态进行高速采 集与数据处理，从而实现了对短时间间隔的精确测量。其原理如图3所示。况单同卜N-E1站料!号1毗麟CP

16、U量化时延思想的实现依赖于延时单元的延时稳定性，其分辨率取决于单位延时单元的延迟 时间。作为延时单元的器件可以是无源导线，有源门器件或其他电路。其中，导线的延迟时间较 短(接近光速传播的延迟)，门电路的延迟时间相对较长。考虑到延迟可预测能力，最终选择 了 CPLD器件，实现对短时间间隔的测量。将短时间间隔的开始信号送入延时链中传播，当结束信号到来时，将此信号在延时链中的 延时状态进行锁存，通过CPU读取，判断信号经过的延时单元个数就可以得到短时时间间 隔的大小，分辨率决定于单位延时单元的延时时间。一般来讲，为了测量两个短时间间隔，使用两组延时和锁存模块，但实际上，给定的软件 闸门时间足够大，允

17、许CPU完成取数的操作，即能够在待测时间间隔结束之前取走短时间 隔At1对应的延时单元的个数，通过一定的控制信号，可以只用一组延时和锁存单元，这样 可以节省CPLD内部的资源。利用多周期同步与量化时延相结合的方法，计算公式为：T=n0t0+n1t1-n2t1 (7)式(7)中，n0为对填充脉冲的计数值；t0为填充脉冲的周期，即100ns； n1为短时间隔冬1 对应的延时单元的个数；n2为短时间隔At2对应的延 时单元的个数；t1为量化延迟器件延 时单元的延迟量(4.3ns)。 这样，利用多周期同步法，实现了闸门和被测信号同步；利用量 化时延法，测量了原来测不出来的两个短时间间隔，从而准确地测量

18、了实际闸门的大小，也 就提高了测频的精度。测量结果及分析把铷频标作为样机和XDU-17型频率计的频标，把频率合成器输出的信号作为被测信号 进行测量，其结果如表1所示。由于频率合成器输出的频率信号最小只能调到10Hz，把XDU-17的测量值作为标准，可以 计算出样机测频的精度。例如，被测信号为15.000010MHz时被测信号为5.00001002MHz时，从上面的计算可以看出，样机的分辨率已达ns量级，下面从理论分析的角度来说明这一点。前面已经分析过，多周期同步法测频时，它的测量不确定度为：当输入f0为10MHz，闸门时间为1s时，测量的不确定度为1x10-7/s。当与量化延时测量 与短时间间

19、隔电路相结合时，测量的不确定度可以从下述推导出来。在采用多周期同步法时，Tx为待测的多周期值，T0为采用的时基周期。Tx= NT0+A t1-A t2 (9)与量化延时电路相结合后有：Tx= NT0+(N1-N2)td5Tx (10)这里，5Tx为测量的不准确度。对上式微分得：5TxSTART图3 FPGA结构框图图4是FPGA仿真波形。其中SCLK是标准信号，XCLK是被测信号，EN是计数使 能，CLR是清零端，CL是预置门，START为同步门，SL是测频或测占空比功能 选择（测频时为1，测占空比时为0），SEL2.0是输出数据的通道选择信号。 从图中可以看出，标准信号和被测信号的计数值分别是220和11，根据式（3）， 当标准信号频率为20MHz时，被测信号的频率=11X2OM/ 220=1MHz。Name：Value：qdSCLKB-知*1 EM1昭iCLR0SL1#-CL0STARTDSEL2.OD7-lv DATADO枝冲1 0|.Q0 112.2 DSP程序设计DSP的主要任务是：对FPGA整个工作进行控制。接收并且保存FPGA的计数值。对接收来的数据进行转换和加、减、乘、除运算并且数码显示结果。完成与PC机的通信。程序设计主要包括对FPGA工作方式、DSP的浮点运算、数据接收、中断显示、 中断串口通信等。其主程序流程图如图5所示。由于浮