逻辑门和组合逻辑

1、关于逻辑门与组合逻辑第一张，PPT共三十页，创作于2022年6月3.1 逻辑门 TTL （Transistor-Transistor-Logic）门 ： 用晶体管制作。 特点：速度快、负载能力强， 功耗较大、集成度低。 MOS（Metal-Oxide- Semiconductor）门 ： 用“金属氧化物半导体”绝缘栅场效管制作。 特点：集成度高、功耗低， 速度较慢、负载能力较弱。 实现基本逻辑运算和复合逻辑运算的单元电路称为逻辑门。按制作材料分为： 目前，MOS门电路的性能得到极大的提高，大规模、超大规模集成电路一般采用MOS工艺制造。 TTL门CMOS门超大规模MOS集成电路第二张，PPT共

2、三十页，创作于2022年6月3.1.1 简单逻辑门电路简单逻辑门电路指或门、与门及非门电路，也称基本逻辑门。 逻辑门由两种MOS管构成：NMOS管、PMOS管NMOS管：NMOS管的符号 G 栅极 D 漏极 S 源极 BN 衬底 栅极加高电平，漏极与源极间导通，D-S相当于接通的开关 栅极加低电平，漏极与源极间截止，D-S相当于断开的开关 第三张，PPT共三十页，创作于2022年6月PMOS管：PMOS管的符号 G 栅极 S 源极 D 漏极 BN 衬底 栅极加低电平，源极与漏极间导通，D-S相当于接通的开关 栅极加高电平，源极与漏极间截止，D-S相当于断开的开关 第四张，PPT共三十页，创作于

3、2022年6月1. 非门电路 用NMOS管和PMOS管互补组成的CMOS非门电路。 A为输入端，F为输出端。 输入为高电平时的等效电路。 T6截止，T5导通。结果输出端经T5接“地”，F为低电平。 输入为低电平时的等效电路。 T5截止，T6导通。结果电源经T6传到输出端，F为高电平 。AF0110非门的真值表 非门的逻辑表达式 非门的逻辑符号 第五张，PPT共三十页，创作于2022年6月2. 或门电路CMOS或门电路 A=1、B =0时的等效电路 非门串联并联或门的真值表 或门的逻辑表达式 或门的逻辑符号A BF0 000 111 011 11第六张，PPT共三十页，创作于2022年6月3.

4、与门电路非门串联并联与门的逻辑符号A BF0 000 101 001 11与门的真值表 与门的逻辑表达式 F = A B第七张，PPT共三十页，创作于2022年6月3.1.2 复合逻辑门电路 将常用的复合运算制成集成门电路，称为复合逻辑门电路。 1. 与非门电路与非门的逻辑符号与非门的逻辑表达式 A BF0 010 111 011 10与非门的真值表第八张，PPT共三十页，创作于2022年6月或非门的逻辑符号或非门的逻辑表达式 A BF0 010 101 001 10或非门的真值表2. 或非门电路与或非门的逻辑符号与或非门的逻辑表达式 3. 与或非门电路第九张，PPT共三十页，创作于2022年

5、6月4. 异或门、同或门 同或门逻辑门符号 异或门逻辑表达式 异或门逻辑门符号 同或门逻辑表达式 “同或”实际上是“异或”之非，因此，“同或”逻辑也叫“异或非”逻辑，其逻辑功能可用“异或”门和“非”门来实现，故“同或”门电路很少用到。第十张，PPT共三十页，创作于2022年6月5三态门 三态门有三种输出状态：低阻抗的0、1状态、高阻抗状态。 三态门电路三态门逻辑符号 三态门真值表 E AG1 G2F0 01 100 10 011 01 0高阻态1 11 0高阻态当E = 0时， F = A。表示数据可以从输入端传向输出端。 当 E =1时，无论A为何值，上管和下管均为截止，输出端呈高阻态。输入

6、端与输出端被隔离。 三态门通常用于多路数据的切换。第十一张，PPT共三十页，创作于2022年6月3.1.3 门电路的主要外特性参数 开门电平VON与关门电平VOFF 输出高电平VOH与输出低电平VOL 扇入系数Nr 扇出系数Nc VON: 使输出达到标准低电平时，应在输入端施加的最小电平值；VOFF: 使输出达到标准高电平时，应在输入端施加的最大电平值。VON与VOFF的差距越大，抗干扰能力越强，但所需驱动信号的幅度越大。 VOH ：输入端接低电平、输出端开路时，器件输出的实际电平值；VOL ：输入端接高电平、输出端开路时器件输出的实际电平值。 Nr: 器件的输入端数目。一般为15，最多不超过

7、8。若器件的输入端不够，可采取级联的方式扩展；若器件有多余的输入端，则应在保证所需逻辑功能的前提下，将多余的输入端接“地”或接高电平。 Nc：输出端最多能驱动其它同类门的输入端的个数。标准TTL门为8。第十二张，PPT共三十页，创作于2022年6月 平均时延tPD tPD：信号通过实际逻辑门时，输出信号滞后于输入信号的平均时间。 从输入波形上升沿的50处，到输出波形下降沿的50处之间的时间间隔定义为前沿延迟tPLH，定义tPHL为类似的后沿延迟，则平均时延为：平均时延反映了门电路的工作速度。 第十三张，PPT共三十页，创作于2022年6月3.1.4 正逻辑与负逻辑负逻辑：用高电平 H 表示逻辑

8、值“0”，用低电平 L 表示逻辑值“1”。 问题：正逻辑下的与门 ，在负逻辑下是什么门？A BFL LLL HLH LLH HHA BF0 000 101 001 11A BF1 111 010 110 00与门电路 用电平表示与门的功能。 注意：不管是正逻辑还是负逻辑，电平关系是一样的。 用正逻辑描述与门的逻辑功能，结果为与运算。 用负逻辑描述“与门”的逻辑功能。结果为或运算。结论：正逻辑下的与门 ，在负逻辑下却实现或逻辑运算。第十四张，PPT共三十页，创作于2022年6月照此分析，可得如下结论： 正逻辑下的或门 ，在负逻辑下实现与运算； 正逻辑下的非门 ，在负逻辑下仍然实现非运算。 为便于

9、区分采用何种逻辑，在逻辑符号的输入端上加一个小圆圈表示负逻辑下的门电路符号。 常用逻辑门的正逻辑和负逻辑符号如下：正逻辑负逻辑或门与门与门或门与非门或非门或非门与非门异或门同或门第十五张，PPT共三十页，创作于2022年6月3.2 组合逻辑电路分析 目的：已知一个逻辑电路，找出其输入与输出之间的逻辑关系，从而了解 电路的逻辑功能。进一步地，还可以评价其设计方案的优劣，改进 和完善电路的结构； 3.2.1 基本分析方法 例 给定逻辑电路如图，分析其功能，并作出评价。 给定逻辑电路图在图中标出有关中间量 从输入端开始逐级写出函数表达式 第十六张，PPT共三十页，创作于2022年6月化为最简与或表达

10、式 列出真值表 A B CF0 0 000 0 100 1 000 1 111 0 001 0 111 1 011 1 11分析电路的逻辑功能 分析：A、B、C 三人对某事件进行表决 同意用“1”表示； 不同意用“0”表示。表决结果为F F = 1：该事件通过； F = 0：该事件未通过。结论：多数表决逻辑。 第十七张，PPT共三十页，创作于2022年6月3.2.2 半加器与全加器 用途：组成算术加法运算部件的重要单元电路 。先分析两个二进制数的相加过程 :最低位的情况： 两个一位二进制加数参加运算， 并产生本位的和及进位位。 具有这种功能的算术加法电路 称为半加器。 其它位的情况： 除两个一

11、位二进制加数外，低 一级的进位也要参加运算，并产生 本位的和及进位位。 具有这种功能的算术加法电路 称为全加器。半加器的框图逻辑符号逻辑符号全加器的框图第十八张，PPT共三十页，创作于2022年6月例3.1 分析如图半加器电路。 根据表达式写出真值表 A BCOS0 0000 1011 0011 110半加器电路 根据电路写出输出表达式 分析： 已知一位二进制数的算术运算规则： 对比真值表可知：和的低位与S 一致、进位位与CO 一致。结论：图示电路实现了半加器。第十九张，PPT共三十页，创作于2022年6月例3.2 分析如图全加器电路。 全加器电路根据电路写出输出表达式 CO A BCOS0

12、0 0000 0 1010 1 0010 1 1101 0 0011 0 1101 1 0101 1 111根据表达式写出真值表 对比算术运算结论：图示电路实现了全加器。对比真值表可知：和的低位与S 一致，进位位与CO 一致。分析第二十张，PPT共三十页，创作于2022年6月二进制数加法运算的实现 被加数：加数：和： 将其逐位相加，较低位相加产生的进位参与较高位相加。最后输出各位和、最高位的进位Co。 特点： 实现方法简便，但电路的工作速度较慢。因为较高位要完成运算，必须要有较低位送来的进位。在较低位完成运算之前，较高位的输出是不真实的。最终完成运算花费的时间是各级加法器的时延之和。 解决办法

13、：采用先行进位的方案（后续课程中讨论）。 第二十一张，PPT共三十页，创作于2022年6月2.2.3 编码器与译码器 编码器：改变原始数据的表示形式，以便存储、传输和处理。译码器：将编码后的数据变换为原始数据的形式。1. 38译码器 电路结构分析： CBA为3位二进制码输入， F7F0为8路输出。 写出逻辑表达式：第二十二张，PPT共三十页，创作于2022年6月 由表达式列出译码器的真值表 A B CF7 F6 F5 F4 F3 F2 F 1 F00 0 01 1 1 1 1 1 1 00 0 11 1 1 1 1 1 0 10 1 01 1 1 1 1 0 1 10 1 11 1 1 1 0

14、 1 1 11 0 01 1 1 0 1 1 1 11 0 11 1 0 1 1 1 1 11 1 01 0 1 1 1 1 1 11 1 10 1 1 1 1 1 1 1 分析: 当输入ABC=000时，只有F0 = 0，其他输出都为1； 当输入ABC=001时，只有，其余全为1； 结论: 实现将输入的二进制码译为相应输出线上的低电平。第二十三张，PPT共三十页，创作于2022年6月2. 8421码至格雷码编码器 8421码: 用四位二进制码 B8B4B2B1 表示一个十进制数 N 的编码. 四个二进制位由高到低的权分别为8、4、2、1: N = 8B8 + 4B4 + 2B2 + 1B1

15、例如,十进制数5用8421码表示为: 80 + 41 + 20 + 11 = 5 即: 5 =( 0101 )8421格雷码 : 对二进制形式表示的码作如下变换得到的码. 例如,将二进制码0101变换为格雷码,变换操作为:二进制码 0 1 0 1格 雷 码 0 1 1 1第二十四张，PPT共三十页，创作于2022年6月例: 分析如图的格雷码编码器格雷码编码器电路根据表达式写出真值表 根据电路写出输出表达式 B8 B4 B2 B1G8 G4 G2 G10 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 10 0 1 10 0 1 00 1 0 00 1 1 00 1

16、 0 10 1 1 10 1 1 00 1 0 10 1 1 10 1 0 01 0 0 01 1 0 01 0 0 11 1 0 1格雷码的特点: 任何两个相邻码字只有一位不同，减少信号跳变的几率, 从而减少干扰。 第二十五张，PPT共三十页，创作于2022年6月3. 键盘编码器功能: 某编号的按键按下时, 输出相应的8421码。 注: 按键未压下时，触点经电阻与地接通，向电路输入低电平； 按键压下时，触点与电源VDD接通，向电路输入高电平。 电路:第二十六张，PPT共三十页，创作于2022年6月逻辑表达式真值表K9 K8 K7 K6 K5 K4 K3 K2 K1 K0B8 B4 B2 B1

17、0 0 0 0 0 0 0 0 0 10 0 0 00 0 0 0 0 0 0 0 1 00 0 0 10 0 0 0 0 0 0 1 0 00 0 1 00 0 0 0 0 0 1 0 0 00 0 1 10 0 0 0 0 1 0 0 0 00 1 0 00 0 0 0 1 0 0 0 0 00 1 0 10 0 0 1 0 0 0 0 0 00 1 1 00 0 1 0 0 0 0 0 0 00 1 1 10 1 0 0 0 0 0 0 0 01 0 0 01 0 0 0 0 0 0 0 0 01 0 0 18421码第二十七张，PPT共三十页，创作于2022年6月2.2.4 总线收发器 总线: 各种数据的公共传输通道。总线发送器的功能: 多路数据通过总线发送或接收： EN：收发允许控制信号 EN = 0，允许数据传输； EN = 1，A、B端呈高