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文档简介

1、三人表决器、五人表决器的实验报告一实验目的.熟悉Quartus II软件的基本操作.学习使用Verilog HDL进行设计输入.逐步掌握软件输入、编译、仿真的过程二实验说明blb2voteru本次实验是要设计一个三人表决器。该电路应有两个数据输入端口b1,b2,b3 ,电路的输出端口为 voter(u三人表决器真值表:输入信号输出信号B1B2B3u00000010010001111000101111011111逻辑表达式： U=7b2 b2h3三实验要求 1、完成三人表决器的Verilog HDL程序代码输入并进行仿真2、采用结构描述方式和数据流描述方式3、完成对设计电路的仿真验证四、实验过程

2、(1)三人表决器： 程序代码 她,rf：r31Mpj Is5 TOttr. Pifi峰 voter, v五人表决器: 程序代码Smodule three_voter_exIfAB.rCfD/EY); input 且jBrCjDjE; output Y;wire 1:0add_resulr;assign add_resul 1C = A+B +C +D +E ;S55ign Y= (add_re5ult = 3) ?11b1:11bO; endmodule仿真结果五、实验体会通过三人表决器和五人表决器的设计，使我们更加熟悉 Quartus 软件进行数字系统设计的步骤，以及运用Verilog HDM行设计输入， 并掌握三人表决器和五人表决器的逻辑功能和设计原理，逐步理解功 能仿真和时序仿真波形。三人表决器和五人表决器大体相似， 并没有 太大的区别。1 amodule veterE,Y);3input. A/E/C:3outputY;4wj.re 1:0 add._resuit;5assignad._re5ult.=A+E-FC;5assignY-= Ladderesult?=2 )

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