数字集成电路开发流程与总结

1、数字集成电路开发流程2013年7月内容及目的内容：通过一个简单的八分频器的设计，对数字集成电路从项目立项到最终产品定型的全过程进行一个简单的介绍。主要包括电路设计与生产加工两部分的内容。目的：通过介绍，对集成电路设计到生产的全过程有一个初步的了解，解决集成电路是怎么设计出来，怎么生产出来的问题。同时在整个过程中对集成电路设计过程中应该有的设计思想进行探讨。开发流程概述数字集成电路的开发流程为：1、项目立项（市场调查、客户需求分析）；2、设计指标的确立；3、结构设计；4、模块设计及仿真；5、总体设计及仿真；6、版图设计（全定制，自动布局布线）；7、设计规则及电学规则检查；8、后仿真（关键路径仿真

2、，时序验证）；开发流程概述（上述3-8为设计流程）9、光刻板的制作（GDS数据）；10、工程批（或MPW）生产加工；11、工程批（或MPW）测试，设计验证；12、正式生产；13、中测；14、封装；15、成测；（9-10为生产流程）设计流程设计立项： 市场人员通过考察、会议、参加展销会等方式进行新产品市场调查，以收集、分析、总结集成电路芯片的市场需求信息，公司根据客户需求及公司产品及市场定位对客户需求进行可行性分析，在符合公司规划的前提下对项目进行立项。研发部门对客户需求进行细化，同时通过市场人员与潜在客户沟通将客户需求具体化，制定产品要求，成立项目小组。 项目小组根据公司要求，进行如下工作：设

3、计流程A.应收集和查询的资料，包括有关的行业法规、技术标 准、质量标准、类似产品的样品及其技术资料、竞争对手的信息。B.开发所需要新增的资源，包括技术人员、设备仪器、晶园片制造相关资源、软件工具等。C.项目小组成员的任务分工。D.开发活动的时间进度安排。E.总体开发要求或大致开发方案。至此完成项目的立项过程。设计流程产品定义： 设计一个异步八分频器；产品细化： 知道的内容： 1、八分频； 2、异步； 3、分频器； 不知道的内容： 4、工作电压范围；设计流程 5、工作频率； 6、静态功耗； 7、ESD、寿命等要求（使用环境：工业，民用）； 8、输出驱动能力； 9、外部接口； 10、封装形式； 设

4、计流程电学性能设计指标确定： 1、工作电压3-5V； 2、静态电流小于1mA； 3、最大工作频率：20MHz； 4、ESD：4KV； 5、输出驱动电流：15mA； 在确定电学指标后，根据电学指标的要求确定采用的工艺以及生产厂商。 根据上述要求确定采用0.5微米CMOS工艺设计。设计流程外部端口： 电源（VDD）、地（GND），时钟输入（CLNIK），输出（OUT）。封装： 根据端口各数，采用SOT23-5的封装。设计流程设计方法简介 数字集成电路设计一般可采用两种方法： 1、门级电路设计：直接使用CMOS搭建门电路（与门，或门，非门等），在此基础上使用搭建好的门电路进行整体设计。是一种自下向上

5、的设计方式。缺点：不易于管理，难于理解，无法进行大规模复杂度高的产品的设计，不利于协同设计的进行。 2、使用硬件描述语言（VHDL，Verilog，SystemC）：硬件描述语言是一种描述电路硬件及时序的编程语言。其具有特殊结构能够对硬件逻辑电路的功能进行描述。设计流程是一种高级语言。这种特殊结构能够实现：电路连接的描述；电路功能的描述；在不同抽象级上对电路进行描述；描述电路的时序；表达具有并行性。 优点：设计在高层次进行，与具体实现无关；设计开发更加容易；早在设计期间就能发现问题；能够自动的将高级描述映射到具体工艺实现；可重用；更快的输入，便于管理。 是一种自顶向下的设计。设计流程结构设计：

6、 结构设计的目的是让系统设计者能够直接参加芯片设计以实现高性能系统。 随着规模越大，设计复杂性越高，结构化设计可以降低设计的复杂性，有利于协同设计。 结构设计对系统进行划分，确定系统内包含的模块。定义模块名称，模块的物理接口，功能，层类，外部互连端点名称，模块间的连接方式（总线）。结构设计不管模块内部的具体实现方式 ，但是模块间的接口如电源，地线，时钟线，总线等是公共的。 设计流程 优点：对系统进行结构化的设计，有利于多人协同设计，在结构设计时，通过对模块接口的很好定义，可以有效的使该模块的内容变的对任何外部接口不在重要，可以将每个模块看做一个黑盒子。设计时不关心模块内部的情况，减少了模块表现

7、的复杂性。有利于单元的重复利用，这样即简化了设计又减少了错误。 在模块设计的时候，可以灵活的根据模块的复杂度采用自顶向下或自下向上的设计方法。设计流程对于一个异步八分频器的设计，可以将其结构划分为三个部分： 1、上电复位电路 接口：电源线，地线，复位信号线； 该部分为以模拟电路为主的电路，采用晶体管级的设计方法。本例中对此部分电路不进行主要介绍。 2、分频器部分 接口：电源线，地线，复位信号线，时钟输入线，输出线；设计流程 该部分为数字电路，可采用自顶向下的设计方法，由于其难度很低，也可采用自下向上的设计方法。在本例中主要介绍自下向上的设计方法。 3、端口保护及ESD保护部分 此部分主要是芯片

8、的保护电路，包括输入输出管脚以及电源和地之间的ESD保护。 由于采用CMOS电路，输入管脚直接接到MOS管的栅上，栅对于源、漏寄生电容的击穿电压较低，必须进行保护。输出是从MOS管的漏极外接，外部静电会造成源漏击穿。电源和地之间外部电压的失常，过冲会直接进入芯片。（为什么电源地之间的保护与输入不同？）设计流程具体电路设计 首先进行门级电路设计，分频器的核心是异步触发器。 同步：在时钟上升或者下降沿时进行置复位，置复位信号至少保持一个周期以上。 异步：置复位信号出现即对芯片进行置复位操作，和时钟没有关系。置复位信号保大于有效复位时间即可。 设计中的异步触发器采用低电平复位，内部包括传输门，与非门

9、，反向器。设计流程传输门的设计： 原理图 （注意衬底连接） 符号图设计流程反向器设计 原理图 符号图设计流程与非门设计 原理图（注意宽长比） 符号图设计流程异步T触发器设计 原理图（时钟）设计流程时钟与复位信号的关系；多种设计方式：可使用三态反相器；输出驱动的考虑；设计流程总体电路输入施密特触发器；输出驱动能力；复位信号驱动能力；设计流程电路功能仿真 使用的工具：Verilog-XL 使用的激励文件： module sim(CLKIN,RES); output CLKIN,RES; reg CLKIN,RES; initial begin设计流程 CLK=1b0; RES=1b0; #1080

10、 RES=1b1; #1000 $stop; end always #50 CLKIN=CLKIN; endmodule激励文件要注意仿真的覆盖度。设计流程分析电路功能是否正确；分析时序是否符合设计要求；是否还存在其他可能出现的情况（如工作中出现复位）；驱动能力的大小需进行模拟仿真；仿真不带延时是一种理想情况；有延时的仿真可以放在后仿真进行，也可先模拟仿真出典型的门延迟添加到门级模型中；设计流程电路版图设计 集成电路制造工艺中，通过光刻和刻蚀将掩膜版上的图形转移到硅片上。这种制造集成电路时使用的掩膜板上的几何图形定义为集成电路的版图。 版图要求与对应电路严格匹配，具有完全相同的器件、端口和连线

11、。 版图布局的基本规则：版图的布局设计是要解决电路图或逻辑图中的每个元件、功能单元在版图中的位置摆布、压焊点分布、电源线和地线以及主要信号线的走向等。设计流程 首先确定电路中主要单元（元件）的位置，再以主要单元为中心安置次主要单元和次要单元。 相关单元（包括压焊点）要尽量靠近，以主要单元为主，调整单元（器件）的形状和位置，方便布线，缩短布线。 布线基本原则：最常用的的布线层有金属、多晶硅和扩散区，其寄生电阻和寄生电容有所不同。 电源线，地线选择金属层布线，线宽要考虑电流容量（一般1mA/um)。 长信号线一般选择金属层布线，应尽量避免长距离平行走线。设计流程 多晶硅布线和扩散区布线不能交叉而且

12、要短。必须用多晶硅走长线时，应同时用金属线在一定长度内进行短接。版图设计方法： 1、全定制设计方法： 利用人机交互图形系统，由版图设计者针对具体电路和具体要求，从每个器件的图形、尺寸开始设计，直至整个版图的布局布线。 优点：可获得最佳的电路性能与最小的芯片尺寸，有利于提高集成度和降低生产成本，适用于通用芯片和高性能芯片的设计以及库单元的设计。设计流程 缺点是设计周期长，设计费用高，同时要求设计者具有相当深入的微电子专业知识和丰富的设计经验。 2、标准单元设计方法： 电路基本单元和各种I/O单元按一定的标准、依据特定工艺，由专门人员预先设计好存放于一个统一的库中，称为标准单元库。芯片设计者只要根

13、据电路的逻辑网表及设计约束条件，用相关软件调用标准库中的单元进行布局布线，即可快速形成最终的芯片版图。 由于标准单元库是预先设计好的，不是为某个芯片专门设计的，因此也称为半定制设计方法。设计流程 特点：可获得较佳的电路性能和较小的芯片尺寸（与库单元种类的丰富程度和库单元性能有关），有利于缩短芯片设计周期，降低设计成本，适用于专用电路（ASIC）和较高性能的芯片设计。 对芯片设计者的微电子专业知识和设计经验要求不是很高，而对单元库和设计工具有较强的依赖性。 标准单元库的组成： 符号库：单元特定符号，供逻辑图设计用； 拓补库：单元高度、宽度、引出端坐标及方向，供布局布线使用；设计流程 时序库：输入

14、与输出间的时序关系及负载特性，供时序验证用。 功能描述库：单元功能的描述，供功能仿真用。 版图库：单元各层掩膜图形，供制掩膜版用。 综合库：供逻辑综合用。 电路图库：单元电路图。 标准单元版图设计考虑：a、单元要符合等高原则，特别是电源和地线应有相同的高度。b、与单元库中的任何单元（包括自身）的任意组合都应满足设计规则的要求。c、每个单元都要考虑抗栓锁，每个I/O单元都要设计流程考虑抗静电。d、尽可能小的寄生电容。e、单层金属工艺尤其要考虑端口引出。 标准单元法芯片版图设计的一般过程： 1、根据逻辑图（或逻辑网表）确定单元的种类和数量，估算面积，确定芯片几何形状（长度与宽度的比值或单元行数）。

15、 2、根据封装要求排布I/O单元 3、布电源和地的干线网 4、排布内部单元（布局） 5、布线（电源和地的支线、主要信号线、其它线）设计流程门阵列设计方法： 将含有固定器件数不含连线的内部相同单元排成一定规模的阵列，将含有固定器件数不含连线的I/O相同单元排在四周，并留有固定的布线通道，形成一定规模、一定I/O端口数、没有连线(没有功能)的芯片版图。 按此版图进行掩膜版制作和流片，完成反刻金属之前的所有加工工序，生产出半成品芯片（没有功能，称为“门阵列母片”），供芯片设计者进一步设计使用。 设计流程 在固定规模（器件数）、固定端口数的门阵列母片的基础上，芯片设计者根据需要将内部单元和I/O单元分

16、别进行内部连线构成所需功能的各种单元（也可以调用针对具体母片事先设计好的的各种功能单元连线的单元库），再进行总体布局布线，构成一定功能的芯片连线版图。 按此连线版图进行制版，再在预先生产出的母片上继续完成后续工序，制出最终芯片。设计流程 特点：芯片的面积、最大规模、最多引脚数、布线通道以及单元中的器件数和部分连接是固定的，利用率不能达到100， 性能不能达到最佳。 可以快速完成芯片的设计和生产，降低芯片设计成本和生产成本。 一般制成不同规模、不同引脚数的系列门阵列母片，以便适合不同规模电路的设计。积木块设计方法 将固定的全定制设计模块、编译模块（一般为存储器）和标准单元设计方法结合在一起，就像

17、堆积木一样进行布局布线，形成芯片版图。 设计流程 芯片面积较小，性能较佳，设计周期短，适合于大规模ASIC（SoC）设计。CMOS电路的抗闩锁设计 (1)内部一般电路工作电压低，工作电流小，一般采用的方法是：充分且均匀地布置P型衬底电源的欧姆接触孔和N型衬底地的欧姆接触孔，用金属线直接连接到电源或地。 (2) 工作电流较大的器件（单元）或状态同步转换集中的模块，一般采用保护环（N+环或P+环）的结构。 输入/输出单元电路，一方面易受高压影响，另一方面工作电流很大。因此，极易发生闩锁效应，通常都采设计流程用双环保护结构，而且保护环上要充分开孔，用金属线直接连到电源或地上。设计流程MOS电路的抗静

18、电设计 MOS电路抗静电设计的必要性：在测试、封装和使用过程中来自人体或设备的静电可达几千伏以上，而 MOS器件的栅氧化层很薄，面积很小，绝缘性能又很好，因此静电电荷形成很高的电压足以使栅氧化层击穿，使器件失效。因此，采用抗静电保护设计措施是MOS电路得以应用发展的必要前提。 MOS电路抗静电设计思想：抗静电设计就是在电路的端口增设保护电路，使得静电电荷形成的高压在到达正常电路之前，通过保护电路将设计流程静电电荷泄放掉，而保护电路自身也不被损坏。（1）保护电路不能影响正常电路的功能；（2）保护电路放电电阻尽可能小；（3）放电回路能承受高的瞬态功耗；（4）保护电路应有抗闩锁能力；（5）保护电路占

19、用尽可能小的芯片面积。 方法： 电阻-二极管保护电路 基本原理：设计流程 R1为多晶电阻，起限流作用，防止放电电流过大（一般在1K左右）。 Dp1 、Dn1是用N+、P+扩散区分别与阱和衬底形成的二极管，起电压箝位和电荷泄放作用。面积一般设计为1000m2左右，并采用抗闩锁的保护环结构。设计流程 R2为N+电阻，起延迟、缓冲作用，防止外来高电压直接作用于MOS管的栅极。阻值一般在几十欧姆左右。 Dn2是R2形成的寄生二极管，起到进一步的保护作用。设计流程版图示例设计流程MOS晶体管保护电路基本原理 利用保护管NMOS和PMOS的饱和导通或沟道穿通效应以及漏极寄生二极管完成静电泄放。保护管W/L

20、要足够大以便获得小的导通电阻，并采用抗闩锁的保护环结构。 R为N+电阻，起延迟、缓冲作用。padVDDMPMNVSSR设计流程版图示例设计流程双极晶体管保护电路基本原理利用横向NPN和PNP的正向导通或CE穿通来完成静电泄放。 横向NPN和PNP应能承受足够大的电流，采用抗闩锁的保护环结构。 R为N+电阻，起延迟、缓冲作用。R1、R2为衬底寄生电阻。padVDDMPMNVSSR1RR2设计流程版图示例：设计流程设计优化源漏区面积优化 相邻同型MOS管源漏区相连接时采用有源区直接连接可以减小源漏区面积，减小寄生电容和漏电，也减小了芯片面积。 12设计流程器件排序优化 通过排序优化可以提高速度，减

21、小漏电。GNDOUTGNDOUTADBCOUTDOUTABC设计流程宽沟器件的优化设计 (1)宽沟器件可以由多个器件合成，方便布局布线，减小栅极电阻。 (2)宽沟器件源漏区开孔要充分，提高沟道特性的一致性（尤其是模拟电路）。 设计流程复用单元的设计 将常用结构的组合图形（包括电路单元）按设计规则要求设计为可复用的单元，供设计过程中调用，减少设计错误，并便于修改。Active ContactPolyContactVia1PAD设计流程 一个版图设计完必需进行必要的验证检查。常规验证项目有：设计规则的验证，简称DRC(design rule check)；电学规则检查，简称ERC(electric

22、al rule check)；版图与电路一致性检查，简称LVS(layout vs schematic)；版图参数提取，简称LPE(layout parameter extraction)。其中DRC和LVS是必须要做的，而其它的是可选的，有助于对电路的改善。DRC检查设计规则是版图中各种图形尺寸的规范。一般设计规则是以器件的特征尺寸（如MOS电路中器件的栅长）为基设计流程准，根据制造工艺水平（图形横向的加工误差和光刻的对中误差）及某些其它考虑，制定出的一整套关于各掩膜相关层上图形自身尺寸及图形间相对尺寸的许可范围。设计规则检查，则是检查版图中各掩膜相关层上图形的各种尺寸，保证无一违反预订的设

23、计规则。设计规则的范围很宽，项目极其繁杂，但其中大部分规则是关于图形边与边之距离的规范。 检查规则检查时会把一些不是错误的地方宣布为错，这是伪错；有时又会把实际存在的错误漏掉，未能查出，这是漏错。这大都与设计规则检查命令有误或不完善设计流程有关，也有的伪错和漏错则是因为设计规则软件的缺陷引起。LVS检查 在做电学验证之前，需对版图作必要的注释，选择某些点进行命名。最主要的（也是最起码的）是指出电源、地及各输入、输出端口（对于芯片则是压焊块）的名称。这些名称应同将与版图作一致性检查的电路中相应节点的名称一致。可以在版图上各种有关节点图形的位置上标注相关名称的文字，也可把各个名称列在一个文件中，每

24、个名称后注明此名称所对应图形内某点在版图中坐标设计流程值。这些名称因同电路上特定节点相联系，故称节点名。 LVS是把从版图中根据器件与节点识别提取出的电路同原设计的电路进行对比检查，要求二者在结构上达到一致。 当连续执行DRC、LVS或者LVS、DRC都没有报错时，一个版图验证才算完成。设计流程寄生参数的提取和后仿真： 在实际电路的制作过程中，会产生三种寄生参数，它们分别为：寄生电容、寄生电感和寄生电阻。这三类寄生参数会给电路带来两方面的影响： 引入噪声，影响电路的稳定性和可靠性； 增加传输延迟，影响电路速度。寄生电阻多由金属或多晶硅布线层产生。而寄生电容则主要由金属连线和搀杂区产生。寄生电容

25、是集成电路中最重要的寄生的参数，是影响电路性能的主要因素。 寄生参数的提取就是根据版图的几何特征（金属块、设计流程搀杂区的面积、周长及与周围的布线的间距），估计出寄生的电阻和电容值。然后把这些寄生参数反标回电路中进行模拟，以优化电路设计 。 所谓后仿真（Post Layout simulation）是在 Layout 通过了DRC和 LVS后才开始做的，通过模拟提取出来的网表可以精确的评估电路的速度，以及寄生参数带来的影响。后模拟的结果如果不能满足要求，那么就要重新调整器件参数甚至电路的形式。设计流程生成GDS数据 GDSII是一种时序提供格式，用于设计工具、计算机和掩膜制造商之间进行半导体物

26、理制板的数据传输。得以普遍应用，成为半导体工业最常用的文件格式。在成为工业标准之前。 GDSII格式对分布于每一个制作层的电路单元进行全面描述。这种格式是基于二进制的独立平台。电路单元可包含诸如多晶硅（两维域），连线和其他用于分级设计的单元件。设计流程Verilog语言设计简介 Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的

27、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供设计流程了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的

28、硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。设计流程 Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言。Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握。与之相比，VHDL的学习要困难一些。但Verilog HDL较自由的语法，也容易造成初学者犯一些错误，这一点要注意。设计流程设计流程总结设计思想 从前面的介绍中可以看到，集成电路的组成是非常复杂的，并且在用户的产品需求和实际掩膜板图形之间存在的设计跨度非常大，认识上产生的落差大。一个太抽象，一个又太具体。为了缓解这种问题，在这两个设计极端

29、中间，设立了若干中间表示环节，如行为描述，寄存器传输级描述，以及逻辑上、电路上的结构描述，用于缓解认识上的差距，将产品设计逐步具体化。但是在产品设计过程中还必须面对另外一个问题，就是产品自身的复杂度。 随着集成电路工艺技术的发展，越来越多的功能可以被集成到一个芯片中。但是，人们的认识能力是有限的，设计思想当某层电路组成达到一定数量后，其复杂度是人无法接受的。在这种情况下，出错概率会大大增加，设计的质量也会大大下降。为了降低设计的复杂性，一般采用的方法就是结构化设计思想，其基本对策是对一个复杂系统的功能和组成进行划分，将其分成若干组成部分。这些组成部分可以进行独立设计，并且这些部分经过一定的集成

30、就可完成整个系统的设计。 在结构化设计的过程中，设计被分为两个过程。一个是子系统的内部设计过程，另一个是系统的设计。在总体设计的指导下，将系统对子系统的设计要求及联系，转化为对子系统的约束，在子系统设计时，即可独立进设计思想行其内部设计，不考虑与外部的联系。因此，子系统设计带有其局部性，对其内部的修改与调整，将只影响子系统本身，而不影响其他子系统与整个系统。在系统的设计中，将若干子系统合成一个大的系统，每个子系统看成一个独立的部分，只考虑其整体对外性能，忽略内部实现细节。对整体系统的结构调整和改变，不会影响每个组成部分内部的结构和实现。从这两个分解的过程来看，设计对象的规模都大大减小，复杂度大

31、大降低。 基于结构化设计思想，在发展集成电路工艺的同时，开发出了许多设计方法。设计思想加工流程集成电路工艺发展简介 随着硅平面工艺技术的不断完善和发展 ，到1958年，诞生了第一块集成电路，也就是小规模集成电路；到了20世纪60年代中期，出现了中规模集成电路；20世纪70年代后期又出现了超大规模集成电路；到了20世纪90年代就出现了特大规模集成电路。 集成电路制作工艺流程十分复杂，而且不同的种类，不同的功能，不同的结构的集成电路，其制造工艺的流程也不一样。人们常常以最小线宽（特征尺寸）、硅圆片的直径和动态随机存储器（DRAM）的容量，来评价集成电路制造工艺的发展水平。下表中列出了从1995年加

32、工流程到2010年集成电路发展的情况。 摩尔定律是由英特尔创始人之一戈登摩尔提出来的。其内容为：当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。换言之，每一美元所能买到的电脑性能，将每隔18个月翻两倍以上。这一定律揭示了信息技术进步的速度。加工流程掩膜板 分类：光掩膜板包含了整个硅片的芯片图形特征，进行1:1图形复制。这种掩膜板用于比较老的接近式光刻和扫描对准投影机中。 投影掩膜板：只包含硅片上的一部分图形（例如四个芯片），一般为缩小比例（4:1）。需要步进重复来完成整个硅片的图形复制。投影掩膜板的优点：1、投影掩膜板的特征尺寸较大，掩膜板制造更加容易

33、；2、掩膜板上的缺陷会缩小转移到硅片上，对图形复制的危害减小；3、使曝光的均匀度提高。加工流程制造方法：掩膜板的基材一般为熔融石英，这种材料对深紫外光具有高的光学投射，而且具有非常低的温度膨胀和低的内部缺陷。掩膜板的掩蔽层一般为铬。在基材上溅射一层铬，铬的厚度一般在800-1000，在铬层上面需要涂布一层抗反射涂层。 a、在石英表面溅射一层铬层，在铬层上旋涂一层电子束光刻胶； b、利用电子束（或激光）直写技术将图形转移到电子束光刻胶层上。电子源产生许多电子，这些电子被加速并聚焦（通过磁方式或电方式被聚焦）成形投影到电加工流程子束光刻胶上，扫描形成所需要的图形。 c、曝光、显影。 d、湿法或干法

34、刻蚀（先机的掩膜板生产一般采用干法刻蚀）去掉铬薄层。 e、去除电子束光刻胶。 f、粘保护膜。保护掩膜板杜绝灰尘或微小颗粒污染。保护膜被紧绷在一个密封框架上，在掩膜板上方越5-10mm。保护膜对曝光光能是透明的，厚度约为0.7-12um。加工流程加工工序及加工过程 主要步骤： 1、表面清洗：晶圆表面附有一层大约2um的三氧化二铝和甘油混合液保护层，在制作前必须进行化学刻蚀和表面清洗； 2、氧化：硅在室温下处于空气中时，其表面会形成一层厚度约为1的二氧化硅膜，这层薄膜结构非常致密。人们发现二氧化硅层具有阻止杂质侵入的作用，另外它还有极其稳定的化学性质和绝缘性。因为这些性质，二氧化硅层在硅集成电路中

35、起着非常重要的作用。加工流程 有热氧化法生产二氧化硅缓冲层，用来减小后续中氮化硅对晶圆的应力。 3、光刻：集成电路制造中往往需要20-30次光刻工序，现在技术主要采用紫外线为光源的光刻技术。光刻工序包括翻版图形掩膜制造，硅基片表面光刻胶的涂覆，预烘、曝光、显影、后烘、腐蚀、以及光刻胶去除等工序。 3.1、光刻胶的涂覆：在涂覆光刻胶之前，将洗净的基片表面涂上附着性增强剂或将基片放在惰性气体中进行热处理。光刻胶的涂覆是用转速和旋转时间可自由设定加工流程的甩胶机来进行的。首先，用真空吸引法将基片吸在甩胶机的吸盘上，将具有一定粘度的光刻胶滴在基片的表面，然后以设定的时间和转速甩胶。由于离心力的作用，光

36、刻胶在基片表面均匀的展开，多余的光刻胶被甩掉，获得一定厚度的光刻胶膜，光刻胶膜的厚度由光刻胶的粘度和甩胶的转速来控制。 3.2、预烘：由于涂覆好的光刻胶中含有溶剂，所以要在80左右的烘箱中在惰性气体环境下预烘15-30分钟，去除光刻胶中的溶剂。 3.3、曝光：使用高压水银灯，使光通过掩膜板照射在加工流程光刻胶上，使光刻胶获得与掩膜图形同样的感光图形。 3.4、显影：将显影液全面的喷在光刻胶上，或将曝光后的基片泡在显影液中几十秒，则正型光刻胶的曝光部分（或负型光刻胶的未曝光部分）被溶解。显影后的图形精度受显影液的浓度、温度以及显影的时间等影响。显影后用纯水清洗。 3.5、后烘：为使残留在光刻胶中

37、的有机溶剂完全挥发，提高光刻胶和基片的粘结性及光刻胶的耐腐蚀能力，通常将基片在120-200温度下烘烤20-30分钟。 4、腐蚀：经过上述工序后，以复制到光刻胶上的集加工流程成电路的图形作为掩膜，对下层的材料进行腐蚀。腐蚀技术是利用化学腐蚀法把材料的某一部分去除的技术。腐蚀分为两大类，湿法腐蚀（进行腐蚀的化学物质是溶液）；干法腐蚀（亦称刻蚀，进行腐蚀的化学物质是气体）。 湿法腐蚀：采用溶液进行腐蚀是一种各向同性腐蚀。因此，光刻胶掩膜下的薄膜材料，在膜方向上也随着时间的增长而腐蚀，因此，出现与掩膜图形不一致的现象，不适用于精细化工艺。 干法腐蚀：干法刻蚀分为各向同性和各向异性两种。加工流程采用等

38、离子进行刻蚀是各向同性的典型。精细图形采用各向异性很强的干法刻蚀来实现。 光刻胶的去除：经腐蚀完成图形复制后，在用剥离液去除光刻胶，完成整个光学工序。 5、掺杂：掺杂就是将所需要的杂质加入到晶圆内部，并使其在晶圆中的一部分区域按照一定的浓度分布，从而改变器件的电学性能。利用掺杂技术，可以制作PN结、欧姆接触区以及电阻等各种器件。掺杂技术分为扩散技术和离子注入技术。 扩散技术：扩散法是将掺杂气体导入放有硅片的高温加工流程炉，将杂质扩散到硅片内的一种方法。其优点是批量生产，获得高浓度。 离子注入：离子注入法是利用电场加速杂质离子，将其注入硅衬底的方法。离子注入法的特点是可以精密的控制扩散法难以得到

39、的低浓度杂质分布。离子注入后，要在800-1000的高温下进行热处理（即退火处理），以使离子注入时产生的结晶损伤得到恢复，同时为了防止硅表面污染，通常要在注入表面形成薄薄的二氧化硅层，杂质离子透过这层二氧化硅进行注入。 6、淀积：薄膜淀积是芯片加工过程中一个至关重要加工流程的工艺步骤，通过淀积工艺可以在硅片上生长各种导电薄膜层和绝缘薄膜层。各种不同类型的薄膜淀积到硅片上，在某种情况下，这些薄膜成为器件结构中的一个完整部分，另外一些薄膜则充当了工艺过程中的牺牲品，并且在后续工艺中被去掉。 薄膜的淀积方法根据其用途的不同而不同，厚度通常小于1um。有绝缘膜，半导体薄膜，金属薄膜等各种各样的薄膜。薄

40、膜的沉积法主要有利用化学反应的CVD和物理现象的PVD两大类。一般而言，PVD温度低，没有有毒气体的问题；CVD温度高，需要达到1000以上将加工流程气体解离来产生化学作用。PVD沉积到表面的附着力胶CVD差些。半导体制程中的金属导电膜大多使用PVD沉淀，而其他绝缘膜则大多数采用要求较严谨的CVD技术。 典型的N阱CMOS工艺流程：N阱CMOS工艺采用轻掺杂P型硅晶圆片作为衬底，在衬底上做出N阱，用于制作PMOS晶体管，而在P型衬底上制作NMOS晶体管，主要有流程有： （1）生长一层SiO2。 （2）在SiO2上涂光刻胶，光刻N阱掺杂窗口（一次光刻）。加工流程 （3）用HF刻蚀窗口处的SiO2

41、，去胶。 （4）在窗口处注入N型杂质。 （5）形成N阱，去除硅片上的SiO2。 （6）生长一层SiO2，再生长一层Si3N4。光刻场区（二次光刻），刻蚀场区的Si3N4，去胶。由于Si3N4和Si之间的应力较大，而SiO2与Si和Si3N4之间的应力较小，所以用SiO2作为过渡层。 （7）生长场区SiO2（场氧）。CMOS工艺之所以不象NMOS工艺那样直接生长场氧，一是因为CMOS工艺比NMOS工艺出现得晚，更先进；二是因为生长场氧时加工流程间很长，会消耗很多硅，这样会使有源区边缘产生很高的台阶，给以后台阶覆盖带来困难，台阶太高会产生覆盖死角。 （8）去除Si3N4和有源区处的SiO2。 （9

42、）重新生长一层薄薄的SiO2（栅氧）。 （10）生长一层多晶硅。 （11）光刻多晶硅栅极（三次光刻）。 （12）刻蚀栅极以外的多晶硅，去胶。 （13）光刻P+离子注入窗口（四次光刻），刻蚀窗口处的SiO2，去胶。在窗口处注入P型杂质，形成PMOS加工流程的源漏区和衬底欧姆接触。生长SiO2。 （14）光刻N+离子注入窗口（五次光刻），刻蚀窗口处的SiO2，去胶。在窗口处注入N型杂质，形成NMOS的源漏区和阱欧姆接触。 （15）生长一层SiO2。 （16）光刻接触孔（六次光刻），刻蚀接触孔处的SiO2，去胶。 （17）生长一层金属，光刻金属引线（七次光刻）。 （18）刻蚀引线外的金属，去胶。 （19）淀积钝化层。加工流程PCM测试 PCM即工艺控制监控（Process Control Monitor）的缩写。PCM测试的基本作用即通过电参数对工艺控制起到监控作用，同时它也是反映产品质量的一种手段。PCM主要把线上一些工艺异常及时反映出来，在产品出厂前进行最后一道质量检验。其作用归纳起来，有如下几点： 1、对产品进行参数质量检验； 2、通过PCM测试，获取线上异常信息； 3、为线上的工艺试验提取参数信息；加工流程 4、进行客户反馈产品失效原因分析；