存储器系统讲义课件

1、 第5章 存储系统1第1页，共60页。5.1 概 述2第2页，共60页。半导体存储器存储器是计算机中用来记录信息的设备。由能够表示二进制数“0”和“1”的、具有记忆功能的一些物理器件组成。能存放一位二进制数的物理器件称为一个存储元。若干存储元构成一个存储单元。3第3页，共60页。存储器的层次结构由上至下容量越来越大，速度越来越慢 通用寄存器堆及 指令、数据缓冲栈 高速缓存 主存储器 联机外存储器 脱机外存储器4第4页，共60页。内存储器的分类内存储器随机存取存储器（RAM）只读存储器（ROM）静态存储器（SRAMStatic RAM）动态存储器（DRAM -Dynamic RAM ）掩模ROM

2、一次性可写ROM(PROM)可擦写式EPROM电可擦写式EEPROM5第5页，共60页。主要技术指标存储容量存取时间和存取周期平均故障间隔时间（MTBF）（可靠性）功耗CPU读写存储器的时间必须大于存储芯片的额定存取时间6第6页，共60页。5.2 随机存取存储器要求掌握：SRAM与DRAM的主要特点几种常用存储器芯片及其与系统的连接存储器扩展技术7第7页，共60页。一、静态存储器SRAM特点：存储元由双稳电路构成，存储信息稳定p1998第8页，共60页。典型SRAM芯片CMOS RAM芯片6264： 主要引脚功能工作时序与系统的连接使用9第9页，共60页。SRAM 6264芯片( ) 6264

3、外部引线图12823456789101112131427262524232221201918171615NCA12A7A6A5A4A3A2A1A0D0D1D2GNDD7D6D5D4D3WECS2A8A9A11OEA10CS1+5V地址线： A0-A12数据线： D0-D7输出允许信号： OE写允许信号： WE选片信号：CS1，CS26264芯片的主要引线8K810第10页，共60页。6264的工作过程写操作 SRAM 6264写操作时序图 TWCTWRTAW数据地址TDTWTWDOUT DINTDWTDHWECSTW写入时间从写入命令发出到数据进入存储单元的时间写信号有效时间TWC写入周期两次

4、写入存储器所允许的最小时间间隔有效地址维持的时间11第11页，共60页。6264芯片与系统的连接D0D7A0A12WEOECS1CS2A0A12MEMWMEMR译码电路高位地址信号D0D7626412第12页，共60页。译码电路将输入的一组二进制编码变换为一个特定的输出信号，即： 将输入的一组高位地址信号通过变换，产生一个有效的输出信号，用于选中某一个存储器芯片，从而确定了该存储器芯片在内存中的地址范围。13第13页，共60页。译码电路可以使用门电路组合逻辑译码电路更多的是采用集成译码器常用的2:4译码器：74LS139常用的3:8译码器：74LS138常用的4:16译码器：74LS154译码

5、电路14第14页，共60页。全地址译码用全部的高位地址信号作为译码信号，使得存储器芯片的每一个单元都占据一个唯一的内存地址。15第15页，共60页。全译码示例A15 A14A13A16CBAE3138 2764A19A18A17A12A0CEY6E2E1IO/M&1C000H1DFFFH全0全10 0 0 1 1 1 00 0 0 1 1 1 0地址范围A12A0A19A18A17A16A15A14 A1316第16页，共60页。全地址译码例所接芯片的地址范围： F0000HF1FFFHA19A18A17A16A15A14A13&16264CS117第17页，共60页。部分地址译码用部分高位地

6、址信号（而不是全部）作为译码信号，使得被选中得存储器芯片占有几组不同的地址范围。下例使用高5位地址作为译码信号，从而使被选中芯片的每个单元都占有两个地址，即这两个地址都指向同一个单元。18第18页，共60页。部分地址译码例两组地址： F0000HF1FFFH B0000HB1FFFHA19A17A16A15A14A13&16264CS119第19页，共60页。应用举例将SRAM 6264芯片与系统连接。要求：使其地址范围为：38000H39FFFH。使用74LS138译码器构成译码电路。20第20页，共60页。应用举例D0D7A0A12WEOECS1CS2A0A12MEMWMEMRD0D7A1

7、9G1G2AG2BCBAA18A14A13&A17A16A15VCCY0&21第21页，共60页。二、动态随机存储器DRAM特点：存储元主要由电容构成，由于电容存在的漏电现象而使其存储的信息不稳定，故DRAM芯片需要定时刷新。22第22页，共60页。典型DRAM芯片2164A2164A：64K1bit采用行地址和列地址来确定一个单元；行列地址分时传送， 共用一组地址信号线；地址信号线的数量仅 为同等容量SRAM芯 片的一半。23第23页，共60页。2164A芯片2164A外部引线图24第24页，共60页。主要引线RAS：行地址选通信号。用于锁存行地址；CAS：列地址选通信号。地址总线上先送上行

8、地址，后送上列地址，它们分别在RAS和CAS有效期间被锁存在锁存器中。DIN： 数据输入DOUT：数据输出WE=O 数据写入WE=1 数据读出WE：写允许信号25第25页，共60页。工作原理数据读出数据写入刷新 参见其工作时序图26第26页，共60页。2164A的工作过程读操作写操作 2164A读操作时序图 存储地址需要分两批传送行地址选通信号RAS*有效，开始传送行地址随后，列地址选通信号CAS*有效，传送列地址，CAS*相当于片选信号数据从DOUT引脚输出27第27页，共60页。刷新将存放于每位中的信息读出再照原样写入原单元的过程-刷新28第28页，共60页。刷新操作时序TRCTCRPTR

9、AS高阻TASRTRAH行地址地址DINCASRAS采用“仅行地址有效”方法刷新行地址选通RAS*有效，传送行地址列地址选通CAS*无效，没有列地址芯片内部实现一行存储单元的刷新没有数据输入输出存储系统中所有芯片同时进行刷新DRAM必须每隔固定时间就刷新29第29页，共60页。2164A在系统中的连接30第30页，共60页。三、存储器扩展技术位扩展字扩展字位扩展用多片存储芯片构成一个需要的内存空间，它们在整个内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中-存储器的扩展。31第31页，共60页。位扩展存储器的存储容量等于： 单元数每单元的位数当构成内存的存储器芯片的字长小于内存单元的

10、字长时，就要进行位扩展，使每个单元的字长满足要求。字节数字长32第32页，共60页。位扩展例用8片2164A芯片构成64KB存储器。LS158A0A7A8A152164A2164A2164ADBABD0D1D7A0A733第33页，共60页。位扩展方法：将每片的地址线、控制线并联，数据线分别引出。位扩展特点： 存储器的单元数不变，位数增加。34第34页，共60页。字扩展地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。35第35页，共60页。字扩展例用两片64K8位的SRAM芯片构成容量

11、为128KB的存储器36第36页，共60页。字位扩展根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为LK，要构成容量为M N的存储器，需要的芯片数为： （M / L） （N / K）37第37页，共60页。字位扩展例用Intel 2164构成容量为128KB的内存。38第38页，共60页。5.3 只读存储器（ROM）掩模ROM一次性可写ROM可读写ROM分 类EPROM（紫外线擦除）EEPROM（电擦除）39第39页，共60页。一、EPROM特点：可多次编程写入；掉电后内容不丢失；内容的擦除需用紫外线擦除器。40第40页，共6

12、0页。EPROM 27648K8bit芯片，其引脚与SRAM 6264完全兼容：地址信号：A0 A12数据信号：D0 D7输出信号：OE片选信号：CE编程脉冲输入：PGM41第41页，共60页。2764的工作方式数据读出编程写入擦除标准编程方式快速编程方式编程写入的特点：每出现一个编程负脉冲就写入一个字节数据42第42页，共60页。二、EEPROM特点：可在线编程写入；掉电后内容不丢失；电可擦除。43第43页，共60页。典型EEPROM芯片98C64A8K8bit芯片；13根地址线（A0 A12）；8位数据线（D0 D7）；输出允许信号（OE）；写允许信号（WE）；选片信号（CE）；状态输出端

13、（READY/BUSY）。44第44页，共60页。工作方式数据读出编程写入擦除字节写入：每一次BUSY正脉冲写 入一个字节自动页写入：每一次BUSY正脉写 入一页（1 32字节）字节擦除：一次擦除一个字节片擦除：一次擦除整片45第45页，共60页。EEPROM的应用可通过编写程序实现对芯片的读写，但 每写入一个字节都需判断READY/BUSY 端的状态，仅当该端为高电平时才可写 入下一个字节。46第46页，共60页。四、闪速EEPROM特点：通过向内部控制寄存器写入命令的方法来控制芯片的工作方式。47第47页，共60页。工作方式数据读出编程写入： 擦除读单元内容读内部状态寄存器内容读芯片的厂家

14、及器件标记数据写入，写软件保护字节擦除，块擦除，片擦除擦除挂起48第48页，共60页。5.4 高速缓存（Cache)了解：Cache的基本概念；基本工作原理；命中率；Cache的分级体系结构49第49页，共60页。Cache的基本概念由于CPU与主存之间在执行速度上存在较大的差异，为提高CPU的效率，并考虑到价格因素，基于程序的局部性原理，在CPU与主存之间增加的高速缓冲存储器 Cache技术50第50页，共60页。Cache的工作原理CPUCache主 存DB51第51页，共60页。Cache的命中率Cache与内存的空间比一般为：1128CPU读取指令或数据时首先在Cache中找，若找到则

15、“命中”，否则为“不命中”。命中率影响系统的平均存取速度系统的平均存取速度= Cache存取速度命中率+RAM存取速度不命中率52第52页，共60页。Cache的读写操作读操作写操作贯穿读出式旁路读出式写穿式回写式53第53页，共60页。贯穿读出式CPUCache主 存CPU对主存的所有数据请求都首先送到Cache，在Cache中查找。若命中，则切断CPU对主存的请求，并将数据送出；如果不命中，则将数据请求传给主存。54第54页，共60页。旁路读出式CPU向Cache和主存同时发出数据请求。如果命中，则Cache将数据回送给CPU，并同时中断CPU对主存的请求；若不命中，则Cache不做任何动作，由CPU直接访问主存。CPUCache主 存55第55页，共60页。写穿式从CPU发出的写信号送Cache的同时也写入主存。CPUCache主 存56第56页，共60页。回写式数据一般只写到Cache，当Cache中的数据被再次更新时，将