数字跑表模块设计课件

1、数字跑表设计赵杰第1页，共19页。任务要求设计一个数字跑表，实现“百分秒”、“秒”和“分”的计时及显示。“秒”和“分”能实现从“00”到“59”的循环计数；“百分秒”能实现从“00”到“99”的循环计数。时间显示利用的是开发板上提供的LED数码显示器。时钟信号来源于开发板提供的时钟信号。 具有复位、暂停、秒表计数的功能；第2页，共19页。任务分析图1 数字跑表的系统框图第3页，共19页。模块划分分频模块计数模块显示控制第4页，共19页。确定FPGA的规格编号 规格1复位信号高有效，对系统异步清零2暂停信号低电平秒表计数，高电平停止计数3百分秒、秒、分钟计数均采用BCD码计数方式第5页，共19页

2、。百分秒计数器秒计数器分计数器flag1flag2pause跑表模块clkresetms_hms_ls_hs_lm_hm_l设计方案第6页，共19页。秒计数器分计数器flagpauseresets_h3:0s_l3:0m_h3:0m_l3:0clk第7页，共19页。接口信号定义信号名I/O含义clkI100HZ时钟输入resetI复位信号，高电平有效pauseI暂停信号，低电平计数，高电平暂停ms_hO百分秒高位ms_lO百分秒低位s_hO秒信号高位s_lO秒信号低位m_hO分钟信号高位m_lO分钟信号低位第8页，共19页。设计输入module paobiao(clk,reset,pause,

3、ms_h,ms_l,s_h,s_l,m_h,m_l );inputclk,reset,pause;output3:0ms_h,ms_l,s_h,s_l,m_h,m_l;reg3:0 ms_h,ms_l,s_h,s_l,m_h,m_l;regflag1,flag2;.（程序主体部分）.endmodule原理图输入Verilog/VHDL输入第9页，共19页。功能仿真目的：对设计进行不带器件延时信息的逻辑功能仿真，验证电路功能是否满足设计要求DUT查看输出波形TESTBENCH第10页，共19页。功能仿真-编写testbenchmodule tb_paobiao;regclk,reset,paus

4、e;wire 3:0ms_h,ms_l,s_h,s_l,m_h,m_l;paobiao u_paobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);/时钟产生模块initial beginclk = 1b0;endalways#5 clk = clk;/复位信号产生initial beginreset = 1b0;#100 reset = 1b1;#10 reset = 1b0;end/暂停信号产生initial beginpause = 1b1;#300 pause = 1b0;#119905 pause = 1b1;#30 pause = 1b0;endendmodule第11页，共19页。仿真波形第12页，共19页。电路综合门级网表是利用厂商提供的器件库生成的，由与、或、非、寄存器等基本逻辑单元组成的连接关系SynthesizeVerilog/VHDL原理图门级网表该网表可以用来进行门级前仿真，更重要的是还可以用来后端布局布线第13页，共19页。综合之后的部分原理图第14页，共19页。布局布线布局：将综合输出的逻辑网表适配到具体FPGA器件的物理单元上布线：实现FPGA器件元件之间的互连第15页，共19页。布局