堆栈电路设计

1、1、实践项目原理堆栈的工作原理是很简单“先进后出”（FILO）。数据进入最早被压在栈底，接着进入的数据被压在上面，所以当要弹出一个数据时先要把它上面的所有数据要弹出来。2、实践项目的设计使用MaxPlus软件可以用两种方法来进行设计：用硬件描述语言来写（VHDL）和设计电路图。使用VHDL：类似于高级语言，容易修改，设计能力强且很方便。下面代码是设计一个含有16字节的堆栈。输入端包括push（压入数据），pop（弹出），elk（脉冲），reset（重新设置），8位数据输入dinO到din7。输出端包括empty（堆栈是否空），full（是否满）和8位数据输出dout0到dout7。代码中ent

2、表示第几个单元。libraryieee;useieee.std_logie_1164.all;Entitymstaekisport（reset,push,pop,elk:instd_logie;din:instd_logie_veetor（7downtoO）;empty,full:outstd_logie;dout:outstd_logie_veetor（7downtoO）;endmstaek;arehiteeturea1ofmstaekistypestaekisarray（15downtoO）ofstd_logie_veetor（7downtoO）;beginproeess（elk,rese

3、t）variables:staek;variablex:std_logie;variableent:integerrangeOto15;beginifreset二1thendout二”00000000；x:=0;ent:=0;elseifclkeventandclk=1zthenifpush二1andpop二0andx=0zthenifent/=15thenempty二0；s(cnt):二din;ent:二cnt+1;elses(15):=din;x:=1z;endif;elsifpush二0andpop二1andent/=0thenifx=0zthenent:二entT;dout二s(cnt

4、);elsedout二s(15);x:=0z;endif;elsifcnt=0thenempty二1；endif;endif;endif;fullJ-M3DhCLRN1CLK1IIJPUT-IlfPOT1D1Q2D1QN3D2Q4D2QN3Q3QN斗QCLRN斗QNCLK单元的标记如下:byt&1O1-LuU1OJ.13OB1曰O315O41EO517O若*CLRN(JCLKISOUT分析上面电路的工作方式：当CLRN=O时就把单元的8位清零，当CLRN=1，如果有脉冲CLK到来就把8位输入1017写入8个D触发器，但是8位输出O0O7仍然是0,只有当isOUT=l时，这8位输出才是单元的内容

5、。接着设计堆栈的8位输出部分：廿UTMiT.ciitti13:mi$ID1QNAvUTFUTIXOUT13Diz-!2QNA:p*斗DOUTPUTIOUT2Jo!1-.-E123QNAE34jUTF(ITXOUT3H-z4QNAiy1QID1QN2D込3D2QN4D3QE123QNE344Q4QN；0UT4OUTPUTOUTPUT；OUTS；OUT6；OUT74端E12,E34,E56,E78的共同端口要接到POP脉冲（输出脉冲）。如POP=0的话OUT0OUT7仍然保持原来输出的数据，当POP=1时OUT0OUT7是新输出值。图中stackout是由或门组成一位输出电路如下：1忖口iNiIh

6、fFriTVCCiiwrVll八位输出电路如下（图中每个OR是一位输出电路）：分析输出电路的工作方式：把4个单元的第0位输出一次连接到IN00,IN01,IN02,IN03,那么输出位OUT0就是这4位的或。把4个单元的第1位输出一次连接到IN10,IN11,IN12,IN13,输出位0UT1就是这4位的或。其他输出位也这样连接。上面已分析过，当哪个单元的isOUT=1它的输出才是它的内容，否则输出0。所以这里0UT00UT7就是有信号isOUT=1的单元的内容（因那时P0P=1）。设计输入输出控制部分：这图中的RESET信号通过非门连接到4个单元的CLRN端，当RESET=0时4个单元正常工

7、作，当RESET=1时，把4个单元清零。图中SP的具体电路如下：和科*D分析上面电路的工作方式：LOW接到低电平，HIGH接到高电平，PUSH0PUSH3一次接到4个单元的CLK端，P0P0P0P3一次接到4个单元的isOUT端。当RESET=1时，74194和4D都被清零。当RESET=0时，开始时QA,QB,QC,QD,PUSH0PUSH3和POP0POP3都是0。如果CLK=0，PUSH0PUSH3都是0（没有单元被选）；如果POP=0，POP0POP3都是0（没有单元被选,输出端OUTOOUT7保持原来输出的值）。数据写入（用两个控制端PUSH和CLK）：给脉冲PUSH（上升沿）则74

8、194有脉冲且S1S0=01所以右移QAQBQCQD=1000,如CLK=1，PUSH0PUSH3=1000,第0单元被选，数据写入第0单元。如CLK=0，没有单元被选。再给脉冲PUSH则QAQBQCQD=1100，如CLK=1，PUSH0PUSH3=0100，第1单元被选，数据写入第一单元。再给脉冲PUSH和CLK数据就写入第2单元。数据输出（用POP控制端）：假如数据已经写入到第2个单元（QAQBQCQD=1110），给脉冲POP，4D因为有脉冲把输入端送到输出端，因POP=ldPOP3POPO=OlOO，第2单元被选，数据输出。74194有脉冲且S1S0=10所以左移dQAQBQCQD=

9、1100。完整的电路：+T4754-+II:I=-:rrii!rii1-RPC*rori:05it-ItKmn*uiiEidEJi-id!+卩rrIF扩展到8为的方法：单元的结构不变，输出部分的Stackout的每一位输出是8为输入的或。关键在于SP的电路中，需要两个74194和两个4D。第二个74194的SRSI端要接到第一个74194的QD端，第一个74194的SLSI端要接到第二个74194的QA端。其他东西都跟上面图类似。SP扩展电路如下：74V&4D*D*D4DD14194匸二沁壬PHICTr、亟二：匚HE亡二mcHiC=FUCH1耳rrU.N3mKKZZ?阳fiC=5p-jf2FO

10、F3*.40AC怙00C换QDCLI-:_MjlT*&kW5I*CX0&C4D：IRI1.1-MHT03、实践项目调试过程i）使用VHDL：要注意的事项：o编写程序：选File/New/TextEditorFile,文件扩展名为VHD，存放在MaxPlus2目录。o编译：选File/Project/SetProjecttoCurrentFile，然后选MAX+plusII/Compiler进行编译。o验证VHDL程序：打开WaveformEditor,在File/EndTime设置时间,将输入输出端口名选入波形编辑器，然后选MAX+plusIISimulator。这里进栈出栈系列为：81H,4

11、2H进栈；42H出栈；24H进栈；24H出栈；32H,60H进栈；60H,32H,81H出栈。波形如下：Pef|町：Time.曲Irueival.阴呂鱼里N罩nw:H*reselstf-pushK#-啊2di闻孑4|曲diiS.D|Dclk-L2?hillemptydrp4|p血叫玄0|VhIijrSOTpn?I.Ousi15usi2呼2.5Uii30u$35u$i口0c11n0ILHQoi0 xoij.r-0打HO0DCZ3CQDQ3C0aLJuLTir0HO042I.：IsHOa24Xoif2y1o下载到芯片：在Assign/Device选芯片系列，在Assign/Pin/Location/Chip选脚位，在Max+PlusII/Programmer选configure进行下载。ii)用电路图：上面的电路图已经用WaveformEditor进行Simulator,结果如下：oos962x.1-POPe-HIGHLOW2IN3.O!IN7.可1DUT|7.也TOOU