EDA工具软件接口实验与设计

1、 EDA工具软件接口实验与设计EDA技术实用教程实 验 与 设 计 11-1 EDA工具接口实验(1) 实验目的：了解MAX+plus与Synplify的接口方式，用Synplify辅助设计。(2) 实验内容1：按照11.2节所述内容和步骤，按Synplify与MAX+plusII的接口流程，完成cnt.vhd的Synplify综合、EDIF文件导入、硬件测试。(3) 实验内容2：试用Synplify对第10章中例子进行综合，分析与用MAX+plusII综合的不同。 (4) 实验报告：叙述Synplify与MAX+plusII的接口流程，给出详细实验报告。 实 验 与 设 计 11-2 采用高

2、速ADC TLC5510的简易存储示波器设计(1) 实验目的：学习利用FPGA控制高速ADC、示波器显示控制方法等。 (2) 实验原理：图11-27所示的是存储示波器结构图，FPGA中的ADC采样控制器负责ADC对模拟信号的采样，并将ADC转换好的数据送到双口RAM中存储，由地址发生计数器产生RAM的地址信号。当完成1至数个周期被测信号的采样后，在地址发生计数器的地址扫描下，将存于RAM中的数据通过外部的DAC进入示波器的Y端；与此同时，地址发生计数器的地址信号分频后通过另一个DAC构成锯齿波信号，进入示波器的X端。从而实现存储示波器的功能。 实 验 与 设 计 图11-27 存储示波器结构简

3、图 实 验 与 设 计 图11-28 TLC5510引脚图 实 验 与 设 计 图11-29 TLC5510采样时序图 实 验 与 设 计 图11-30 TLC5510采样控制状态图 实 验 与 设 计 图11-31 TLC5510采样控制器模块图 【例11-2】- TLC5510 采样控制示例library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity ad5510 is port( rst : in std_logic; - 复位 clk : in std_logic; - 采样控制 Clock 输入 d : in std_logic_vector(7 d

4、ownto 0);- 8位A/D数据 ADck : out std_logic; - TLC5510的CLK ADoe : out std_logic; - TLC5510的OE data : out std_logic_vector(7 downto 0);- 8位数据 dclk : out std_logic ); - 数据输出锁存信号end ad5510;architecture ADCTRL of ad5510 is type adsstates is (sta0,sta1); -定义两个状态变量 signal ads_state,next_ads_state : adsstates;

5、 signal lock : std_logic;beginads : PROCESS( ads_state) - A/D 采样控制状态机BEGIN CASE ads_state IS WHEN sta0 = ADck=1; lock=1; dclk=0;next_ads_state ADck=0; lock=0; dclk=1;next_ads_state ADck=0; lock=0; dclk=1;next_ads_state = sta0; END CASE ;接下页END PROCESS;PROCESS (CLK,rst) BEGIN IF RST =0 THEN ads_state

6、 = sta0; ELSIF ( CLKEVENT AND CLK=1) THEN ads_state = next_ads_state; - 在时钟上升沿，转换至下一状态 END IF;END PROCESS; PROCESS (lock,rst) - 此进程中，在lock的上升沿，将转换好的数据锁入 BEGIN IF RST =0 THEN data 0); ELSIF lockEVENT AND lock=1 THEN data = D ; END IF;END PROCESS ; ADoe = 0;end ADCTRL;实 验 与 设 计 图12-32 A/D转换仿真波形 【例12-3

7、】 - TLC5510的另一种采样控制方法library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity adctrl is port( rst : in std_logic; - 复位 clk : in std_logic; - 采样控制 Clock 输入； d : in std_logic_vector(7 downto 0); - 8位A/D数据 ADck : out std_logic; - TLC5510的CLK ADoe : out std_logic; - TLC5510的OE data : out std_logic_vector(7 downt

8、o 0); - 8位数据 dclk : out std_logic);end adctrl;architecture logi of adctrl is signal lock : std_logic;beginlock = clk; ADck = clk; dclk = not lock;PROCESS (lock,rst) - 此进程中，在lock的上升沿，将转换好的数据锁入BEGIN if rst = 0 then data 0); ELSIF lockEVENT AND lock=1 THEN data = D ; END IF;END PROCESS ; ADoe = 0;end l

9、ogi;实 验 与 设 计 图11-32 存储示波器采样控制模块图 实 验 与 设 计 图11-33 存储示波器RTL电路图 【例11-4】- TLC5510 采样控制。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RESERV IS PORT( CLK : IN STD_LOGIC;-采样与扫描显示时钟 RD : IN STD_LOGIC;-采样与显示控制 TRAG : OUT STD_LOGIC_VECTOR (9 DOWNTO 0);-锯齿波发生信号 ADIN : IN ST

10、D_LOGIC_VECTOR (7 DOWNTO 0);-A/D采样数据输入 DOUT : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) ); -数据向示波器扫描输出END;ARCHITECTURE DACC OF RESERV ISCOMPONENT DPRAM -采样双口RAM PORT (data : IN STD_LOGIC_VECTOR (7 DOWNTO 0); wraddress : IN STD_LOGIC_VECTOR (9 DOWNTO 0); rdaddress : IN STD_LOGIC_VECTOR (9 DOWNTO 0); wren : I

11、N STD_LOGIC ; clock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END COMPONENT; SIGNAL QWR : STD_LOGIC_VECTOR (9 DOWNTO 0); -对双口RAM写地址计数器 接下页SIGNAL Q2 : STD_LOGIC_VECTOR (9 DOWNTO 0); SIGNAL QRD : STD_LOGIC_VECTOR (9 DOWNTO 0); -对双口RAM读地址计数器 SIGNAL NOTCLK : STD_LOGIC ; SIGNAL COUT : STD_

12、LOGIC ; SIGNAL WEN : STD_LOGIC ; SIGNAL DIN : STD_LOGIC_VECTOR (7 DOWNTO 0); BEGINDOUT(1 DOWNTO 0) = 00 ; NOTCLK = NOT CLK ; PROCESS(NOTCLK,RD,QWR,QRD) BEGINIF RD=1 THEN QWR=0000000000 ; QRD=0000000000 ; -当RD为1时两个地址发生器清0， ELSIF NOTCLKEVENT AND NOTCLK = 1 THEN IF QWR1111111111 THEN QWR = QWR + 1 ; WE

13、N = NOT RD ; ELSE QRD = QRD + 1 ; WEN = NOT RD ; END IF; END IF ;END PROCESS;PROCESS(QRD(2 DOWNTO 0) ) BEGIN IF QRD(2 DOWNTO 0) = 111 THEN COUT = 1; ELSE COUT = 0 ; END IF;接下页END PROCESS;PROCESS(COUT,Q2) -产生锯齿波信号扫描数据 BEGIN IF COUTEVENT AND COUT = 1 THEN Q2 = Q2 + 1 ; END IF;END PROCESS;process(CLK,

14、ADIN) -对A/D的采样控制begin if (rising_edge(NOTCLK) then DIN=ADIN ;-将来自A/D的8位数据赋值给DINend if;end process; TRAG DIN, wren=WEN, wraddress=QWR, rdaddress=QRD, q = DOUT(9 DOWNTO 2), clock=CLK );END;【例11-5】- 双口RAMLIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY DPRAM IS PORT ( data: IN STD_LOGIC_VECTOR (7 DOWNTO

15、 0); wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); wren: IN STD_LOGIC := 1; clock: IN STD_LOGIC ; q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END DPRAM;ARCHITECTURE SYN OF DPRAM ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0); COMPONENT lpm_ram_dp GENERIC (lpm_

16、width: NATURAL; lpm_widthad: NATURAL; lpm_indata: STRING; lpm_wraddress_control: STRING; lpm_rdaddress_control: STRING; lpm_outdata: STRING; lpm_file: STRING; lpm_hint: STRING);接下页PORT (rdclock: IN STD_LOGIC ; wren: IN STD_LOGIC ; wrclock: IN STD_LOGIC ; q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0); data: I

17、N STD_LOGIC_VECTOR (7 DOWNTO 0); rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0);wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); END COMPONENT;BEGIN q 8, LPM_WIDTHAD=10, LPM_INDATA=REGISTERED, LPM_WRADDRESS_CONTROL = REGISTERED, LPM_RDADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = REGISTERED, LPM_FILE = ./DAT

18、A/LUT10to8.hex, LPM_HINT = USE_EAB=ON) PORT MAP (rdclock=clock,wren=wren,wrclock=clock,data=data, rdaddress=rdaddress, wraddress=wraddress,q=sub_wire0);END SYN;实 验 与 设 计 (3) 实验内容1：对例11-4/例11-5给出仿真波形，并分析，然后进行硬件验证。锁定引脚。时钟首先输入12MHz。注意打开系统的+/-12V电源开关。用示波器的Y1（X）端接GWADDA板的5651 D/A输出，GWADDA板上5510 A/D口“AIN”接来自主系统模拟波形，即接主系统板上右侧“JP17”的“OUTPUT”端，然后将主系统板上“JP18”的“INPUT”端与系统右下角的时钟65536或32768HZ等相接。注意，将“JP18”上方的3针座靠“CNECT”方向用短路帽短路，以便在“JP17”的“OUTPUT”端输出，用于A/D采样的模拟波形。调节“JP18”上方的电位器，使得主系统右侧的“模拟测试信号”端输出正常信号波形（用示波器监视，在0-4V之间）。实 验 与 设 计 GWADDA板上跳线JAD的