微机原理及应用：第05章 存储器及其与CPU的连接

1、第05章 存储器5.1 存储器的分类5.2 存储器与CPU的连接5.3 高速缓冲存储器Cach 学习目标1、掌握存储器的类型及其特点:2、掌握存储器的扩展及其与CPU的连接3、了解高速缓冲存储器 重点内容1、存储器的类型及特点2、存储系统的设计存储器5.1 存储器的分类硬盘：IDE、SCSI、ATA光盘：CD-ROMFLASH： U盘SRAMDRAMPROMEPROMEEPROMFLASHRAMROM外部存储器内部存储器（半导体存储器）存储器1 存储器分类存储器组织(1) 存储阵列一个基本存储电路只能存储一位二进制数据。若干个基本存储电路数据线分开共用一个地址编号，组成一个存储单元。每个存储单

2、元所包含的基本存储电路的个数，称为存储器数据线宽度： 1位 数据线，如：8118 16K*1（DRAM）4位 数据线， 如：2114 1K*4 （SRAM） 8位 数据线， 如：6116 2K*8 （SRAM） (2) 外围电路 地址译码器、I/O电路、片选控制端CS、输出缓冲器1 存储器分类5.1 存储器的分类RAM1、静态随机存储器RAM的构成单元电路：6个MOS管组成双稳态触发器，存储一位二进制数“0”或“1”Q1、Q2 组成一个触发器Q3、 Q4 作为负载电阻Q5、 Q6 作为控制门只要不掉电， “0”或“1”状态一直保持，除非重新写入新数据不需要刷新，集成度低，成本高1 存储器SRA

3、M写入：由I/O线输入， 若I/O=1，使Q2 导通，Q1 截止， A=1，B=0。读出：A、B点信号由Q5、Q6送出到I/O线上。若A=1，B=0，则I/O=1。存储矩阵：存储器以存储单元为基本单位构成矩阵存储单元的数据线有1位、4位、8位地址译码器：不同存储单元通过不同地址码来区别地址译码器包括行译码与列译码三态数据缓冲器与控制逻辑所有存储单元的数据线对应并联形成存储器的内部数据总线内部数据总线通过三态数据缓冲器与外部数据总线连接。数据缓冲器受片选信号控制，当片选信号无效时，缓冲器关闭，外部数据总线与片内总线之间处于高阻状态。数据写入操作需要在写信号有效时完成，数据读出操作需要在读信号有效

4、时完成。1 存储器SRAMSRAM 6264数据总线8根，存储单元为字节结构地址总线13根，共8k个单元。OE：读出使能，0有效WE：写入使能，0有效CS1、CS2：片选，当CS1=0且CS2=1，有效1 存储器SRAM1、动态随机存取RAM的构成依靠电容存储电荷来决定存储信息是“0”还是“1”。由于电容漏电，需要定时重写数据刷新操作，外围电路复杂。集成度高，功耗低，价格低。1 存储器DRAM动态基本存储电路数据以电荷形式存于电容器上，三极管作为开关。1）写入时，行选择线为 1 ，Q导通，C充电；2）读出时，行选择线为 1 ，电容C上电荷通过Q送到数据线上，经放大，送出；3）需刷新 （1）在读

5、写操作时，片选信号必须都有效。（2）读操作：在片选信号与OE都有效时，由地址码所选中存储单元的内容出现在外部数据总线上。（3）写操作：在片选信号与WE信号都有效时，外部数总线上的内容送到由地址码所选中存储单元，通常在WE负脉冲的上升沿存入单元中。三、RAM存储器的工作时序1 存储器RAM5.1 存储器的分类ROM一、掩膜型ROM(1)掩膜型ROM中的信息是芯片生产厂家根据用户给定的数据对芯片图形掩膜进行光刻确定的，出厂后数据不能更改(2)MOS型ROM速度慢、功耗小，双极型ROM速度快、功耗大(3)费用主要决定于掩膜的费用，适宜于大批量生产1 存储器ROM二、可编程ROM（PROM）(1) P

6、ROM中的信息在出厂后允许更改一次(2) PROM由二极管矩阵组成，用可熔金属丝连接存储单元发射极。金属丝熔断为“0”，连接状态为“1”，出厂时都是“1”。(3) 用大电流把金属丝熔断，从而把“1”改为“0”，称为“编程” (4) 一旦烧断，金属丝不能恢复，故只能编程一次。三、可擦除可编程ROM(EPROM)出厂时所有数据都是“1”状态。用高电压(12V)、大电流可把“1”状态改写为“0”状态，称为“编程”。通过紫外线照射，可把数据“0”恢复为“1”状态，称为“擦除”。可以多次“编程”、“擦除”操作。Intel 2764数据总线8位，存储单元为字节结构地址总线12位，共8k个单元。总容量为8k

7、8CS：片选，0有效OE：输出使能，0有效PGM：编程脉冲，负脉冲1 存储器ROM四、电可擦除可编程ROM（EEPROM）(1) 片内集成升压电路，外部只需+5V电源(2) 在系统在线读写(3) 寿命达10万次(4) 三种操作读出：编程（写入）：字节写入/页写方式擦除：整片单元都写为FF(5) 并行接口、串行接口（SPI、I2C）1 存储器ROM五、闪存（Flash Memory）(1) 集成度很高，采用单管单元；(2) 速度快，多线程重写；(3) 寿命长；(4) NOR闪存：随机读取(5) NAND闪存：连续读取，U盘1 存储器ROM1 存储器PC/AT系统板5.2 存储器与CPU的连接基于

8、80806最小系统(1).CPU总线的负载能力一个存储器系统，通常由多片存储器芯片组成,需加驱动器CPU存储器驱动器收发器ABABDBDB(2).CPU与存储器的时序配合问题 (1) 首先要弄清楚CPU的操作时序 (2) 选择满足CPU操作时序的存储器芯片2 存储器的连接8086最小系统连接方式存储器M/IO确保“1”有效CS或CERD直接连接OEWR直接连接RAM的WEROM无(3).控制信号的连接8086 有16位外部数据总线，采用分体结构，连接低8位数据线的存储器为偶存储体，当 A0 = 0 时该存储体工作；连接高8位数据线的存储器为奇存储体，当 BHE = 0 时该存储体工作。字扩展：

9、当存储器数据位数少于CPU数据位数时，须用多片存储器组合而成对 8088 系统：存储器的数据线一般为8位。 8088 有8位外部数据总线，可以直接与存储器的数据线对接。IO/M：高电平访问外设，低电平访问存储器，该信号控制存储器片选。BHE：8088 的该信号无效。A0：A0信号参与存储器的片内寻址。(4).数据信号的连接2 存储器的连接2 存储器的连接8086最小系统A19A1D7D0D15D8BHEA0RDWRM/IO奇存储体CSOEWECED7D0A18A0偶存储体OEWED7D0CSA18A0CE存储器芯片的数据总线宽度有1位、4位、8位存储器芯片的地址线少于19根存储器芯片没有“1”

10、有效的CE信号ROM不接偶存储体OEWED7D0CS8086最小系统D7D0D15D8RDWR2 存储器的连接BHEA0AxA1奇存储体CSOEWED7D0A19Ax+1M/IO译码器片内寻址：区分每个芯片内部的不同存储单元，片内寻址用地址数量决定于存储器芯片的地址数。片间寻址：区分不同的存储芯片。除去片内寻址的地址线之外的高位地址线Ax-1A0Ax-1A0存储体选择。当A0=0时，偶存储体片选才能有效；当BHE=0时，器存储体片选才能有效。M/IO：区分存储器与外设接口。当M/IO=1时，存储器片选才能有效。(5).地址信号连接把CPU的地址总线分为片内寻址与片间寻址两部分：片内寻址：用于指

11、定同一个芯片内部的不同存储单元。片内寻址用地址数量决定于存储器芯片的地址数。片间寻址：用于指定多个芯片中的某一片，作用于存储器芯片的片选信号，分为可变地址、不变地址两部分。片间可变地址：访问不同的存储器芯片时，其值会改变的地址信号。片间不变地址：访问所有存储芯片的存储单元，其值均保持不变的地址信号，不变地址一般是高位地址。所有地址从低到高依次分为：片内寻址地址、片间可变地址、片间不变地址。位扩展：当存储器芯片的存储单元数不够时，用多片组合偶存储体OEWED7D0CS8086最小系统D7D0D15D8RDWR2 存储器的连接BHEA0AxA1奇存储体CSOEWED7D0A19Ax+1M/IO译码

12、电路Ax-1A0Ax-1A0如何构建奇、偶存储体？如何确定片内、片间寻址地址？如何计算存储器的地址范围？如何设计译码电路？74LS138Y0Y1Y2Y3Y4Y5Y6Y715141312111097123ABC654G1G2BG2A控制端G1 G2A G2B输入端C B A输出端Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y01 0 00 0 0 1 1 1 1 1 1 1 00 0 1 1 1 1 1 1 1 0 10 1 0 1 1 1 1 1 0 1 10 1 1 1 1 1 1 0 1 1 11 0 0 1 1 1 0 1 1 1 11 0 1 1 1 0 1 1 1 1 11 1 0 1

13、 0 1 1 1 1 1 11 1 1 0 1 1 1 1 1 1 1其它X X X 1 1 1 1 1 1 1 174LS138真值表2 存储器的连接例：用4k8的EEPROM芯片2732，8k8的RAM芯片6264，译码器74LS138，为8086最小模式系统构建存储器系统，包括16kB的ROM和16kB的RAM的，。计算芯片数量： 2732：（8k16）（4k8）= 22 =4； 6264：（8k16）（8k8）= 12 =2；连接数据线： 1#、3# 2732的 D7D0 作低8位数据，为偶存储体， 2#、4# 2732的 D7D0 作高8位数据 ，为奇存储体。5# 6264的 D7D

14、0 作低8位数据，作为偶存储体， 6# 6264的 D7D0 作高8位数据，作为奇存储体。分为2组每组2片每组2片分为1组2 存储器的连接D7D0A0A12OEWECS1 CS2D7D0A0A12OEWECS1 CS2D15D8D7D0D7D0A0A11OECSD7D0A0A11OECSD7D0A0A11OECSD7D0A0A11OECSAA13123456RDA0BHECS1CS2CS6CS3CS4CS5WE2 存储器的连接存储器片选信号的处理方法高位地址除去片内寻址的地址线之外的地址线选法用高位片间寻址地址线中的一位直接控制每组存储器片选全译码法让全部的高位片间寻址地址线都参加译码，再用译

15、码电路的输出去控制每组存储器的片选信号部分译码让部分的高位片间寻址地址线参加译码，再用译码电路的输出去控制每组存储器的片选信号2 存储器的连接CS1CS2CS3CS4CS5CS6A0BHEA142 存储器的连接线性译码A15A16未用片间寻址片内寻址偶奇CSA19 A18A17A16A15A14A13A12 A11-A1A0BHECS1=0CS2=0CS3=0CS4=0CS5=0CS6=0未用片间寻址片内寻址偶奇CSA19 A18A17A16A15A14A13A12 A11-A1A0BHECS1=0CS2=0CS3=0CS4=0CS5=0CS6=02 存储器的连接线性译码1#RAM地址范围：2

16、#RAM地址范围：3#RAM地址范围：4#RAM地址范围：5#ROM地址范围：6#ROM地址范围：两个基本概念地址不连续：由于在同一个时刻只有一个片选信号有效，导致用于片选的地址码在数值上不连续，使得不同存储器芯片的地址码在数值上不连续。地址重叠：由于存在没有使用到的地址信号，其值等于“0”或等于“1”都不影响存储单元的选择，导致同一个单元针对这些地址信号等于“0”或者等于“1”而对应不同的地址码，即多个地址码对应同一个物理的存储单元。基本地址空间：没有参与译码的地址信号均为0时，对应的地址范围，其它称为重叠地址空间。M/IOA14A15A16A17A18ABCG1G2AG2BY0Y1Y2CS

17、1CS2CS3CS4CS5CS6A0BHE未用G2AG2B C B A 片内寻址偶奇YA19A18A17A16A15A14A13A12 A11-A1A0BHEY0=0 Y1=0Y2=02 存储器的连接部分译码CS1CS2CS3CS4CS5CS6A0BHE未用G2AG2BC B A片内寻址偶奇CSYA19A18A17A16A15A14A13A12 A11-A1A0BHECS1=0CS2=0Y0=0 CS3=0CS4=0Y1=0CS5=0CS6=0Y2=0Y1Y0Y22 存储器的连接部分译码问题：1、各个芯片的基本地址空间、重叠地址空间是什么？2、4片RAM的基本地址空间是否连续？高档计算机的存储

18、体每个存储体提供8位数据；08位CPU需 1 个存储体16位CPU需 2 个存储体，BHE, A0(BLE)32位CPU需 4 个存储体，BH3, BH2, BH1, BH064位CPU需 8 个存储体，BH7 BH05.3 高速缓冲存储器问题：内存速度远比CPU慢，影响总体性能CPU时钟频率已超3GHz，指令执行时间远小于1ns。内存访问速度为几个ns级解决办法：总线周期中插等待周期TW，会浪费CPU的能力用高速的SRAM做主存，会使成本上升不明显增加成本而提高CPU存取数据速度，Cach技术程序访问的局部性原理在一段较短时间内，循环和子程序的重复执行，数组和变量的重复访问，集中在很小范围把经常存取的指令和数据从内存搬进Cache，形成主存部分内容的副本，CPU以访问Cach代替访问内存3 高速缓冲存储器工作原理任一时刻CPU能从Cache中获取数据的几率称命中率影响命中率的因素：Cache容量、存储单元组数目和组大小、地址映射方案和联想比较策略、数据替换算法、写操作处理方法和程序本身特性等。Cache用SRAM构成，全部功能由硬件实现Cache使计算机具有了三级存储系统慢速大容量硬盘或光盘构成外存（M3）足够大的DRAM（如2GB）构成主存（M2）容量较小但速度很高的SRAM构成Cache3 高速缓冲