数字电路课程内容设计

1、数字电路课程内容设计1 设 计 题 目 数字闹钟电路设计2目录课程设计要求数字钟的功能要求数字钟电路系统的组成方框图单元电路设计整机电路3课程设计要求课程设计过程理论设计阶段硬件电路实验阶段实验报告及答辩阶段应达到的基本要求独立完成实验的理论设计；学会查阅技术手册和文献资料；进一步熟悉常用集成电路的设计方法；初步掌握电路的调试技能和故障排除方法；撰写实验报告；4设计报告的主要内容及要求设计任务与要求设计方案比较单元电路工作原理和实现电路（芯片功能等）电路中用到的元件要求查出具体型号，并且按照引脚画图完整的整机电路正本报告只能用一种颜色的笔（不能用铅笔）完成，包括电路图5一、数字钟的功能要求（一

2、）能进行正常的时、分、秒计时功能准确计时，以数字形式显示时、分、秒的时间；小时的计时要求为24进制 23:59:590:00:00可扩展为：小时的计时要求为“12翻1” 12:59:591:00:00分和秒的计时要求为60进位；6一、数字钟的功能要求（二）能进行手动校时 利用两个单刀双掷开关分别对时位和分位进行校正。校时位时，要求时位以每秒计1的速度循环计数；校分位时，要求分位以每秒计1的速度循环计数， 此时秒位计数应置0，并且分位向时位的进位必须断开。可扩展为：快调和慢调两种7一、数字钟的功能要求（三）能进行整点报时要求发出仿中央人民广播电台的整点报时信号即在59分50秒起隔2秒钟发出一次低

3、音的“嘟”信号（信号鸣叫持续时间1s，间隙1s），连续发出4次；到达整点时（即00分00秒）再鸣叫一次高音的“哒”信号（信号持续时间仍为1s）。 可扩展：报整点时数（几点响几声）； 触摸报时；8一、数字钟的功能要求（四）具有定时闹功能 计时过程中的任意“时”、“分”均能按时起闹。可扩展：闹钟响声时间可调9二、数字钟电路系统的组成框图 该系统的工作原理是：振荡器产生高稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲信号。秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照24或者“12翻1”规律计数。计时出现误差时可以用校时电路进行校时和校分。1

4、0二、数字钟电路系统的组成框图11数字钟电路系统由主体电路和扩展电路两大部分所组成 振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲 秒计数器计满60后向分计数器进位 分计数器计满60后向小时计数器进位 小时计数器按照24或“12翻1”规律计数 计数器的输出经译码器送显示器 计时出现误差时可以用校时电路进行校时和校分 三、单元电路的设计振荡器的设计分频器的设计时、分、秒计数器的设计译码显示电路设计校时电路的设计定时控制电路的设计正点报时电路的设计报整点时数电路的设计触摸报时电路的设计121振荡器的设计 振荡器是数字钟的核心。 振荡器的稳定度及频率的精确度决定了数字

5、钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。 13 采用555定时器构成多谐振荡器：缺点：频率不准确。采用石英晶体振荡器：优点：振荡频率准确，电路结构简单。 晶体振荡器电路14如图所示为电子手表集成电路（如5C702）中的晶体振荡器电路；常取晶振的频率为32768Hz，因其内部有15级2分频集成电路，所以输出端正好可得到1Hz的标准脉冲 555定时器实现电路15 如果精度要求不高也可以采用由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器。这里设振荡频率fo =103Hz 555555多谐振荡器原理电路16555多

6、谐振荡器原理电路及工作波形三、单元电路的设计振荡器的设计分频器的设计时、分、秒计数器的设计译码显示电路设计校时电路的设计定时控制电路的设计正点报时电路的设计报整点时数电路的设计触摸报时电路的设计172分频器的设计分频器的功能主要有两个：一是产生标准秒脉冲信号； 二是提供功能扩展电路所需要的信号，如仿电台报时用的1kHz的高音频信号和500Hz的低音频信号等 。18可选用芯片很多，例如：3片中规模集成电路计数器74LS90，74LS161等；14位二进制计数器，如CD4020、CD4060、MC14020、MC14060、74HC4020、74HC4060。秒脉冲产生电路的设计（电路形式一）19

7、输出方波uO的频率 =石英晶体的固有谐振频率R1=R2F 耦合电容C2=10pF 防止寄生振荡产生。 实际应用中，为了改善输出波形和增强带负载能力，通常还在Uo输出端再加一级反相器。 石英晶体 4MHz11R1R2C1uoAC2分频电路秒脉冲秒脉冲产生电路的设计（电路形式二）20晶体振荡器32768Hz共32768分频2分频电路（共15个）CP1秒22221晶体振荡器32768Hz1R110M 1uo32768分频电路秒脉冲C15-50P 石英晶体 32768Hz 振荡器中的非门和分频电路通常由一块集成电路CD4060（14位二进制串行计数器）实现。2211C2C1 石英晶体 32768Hz1

8、4级计数器 振荡器中的非门和分频电路通常由一块集成电路CD4060（14位二进制串行计数器）实现。3脚Q14：输出2Hz111012脚应接地CD40601 2 3 4 5 6 7 816 15 14 13 12 11 10 9VDD Q10 Q8 Q9 CLR CP1 CP0 CP0CD406015分频电路构成的秒脉冲电路232474LS90管脚图74LS90 NEXTBACK74LS90结构25A、两片74LS90构成的100分频器：BACK三、单元电路的设计振荡器的设计分频器的设计时、分、秒计数器的设计译码显示电路设计校时电路的设计定时控制电路的设计正点报时电路的设计报整点时数电路的设计触

9、摸报时电路的设计263时、分、秒计数器的设计分和秒计数器都是模M=60的计数器，其计数规律为：00-01-58-59-00时计数器是一个“24进制”的特殊进制计数器或者是一个“12翻1”的特殊进制计数器。可采用的芯片：4位二进制同步加法计数器芯片74X161、74X163；4位二进制同步可逆计数器芯片74X191、74X193；8421BCD码同步加法计数器芯片74X160；二-五-十进制异步加法计数器芯片74X290等等。2728 74LS92是二六十二进制计算器。六十进制计算器BACK74LS92结构29六进制二进制Q3Q1Q2Q0CLK1CLK0R02R0174LS92结构图BACK30

10、五进制二进制Q3Q1Q2Q0CLK1CLK0R02R01R90R9174LS90结构图BACK31用2片74LS90组成24进制计数器QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPA74LS90QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPA74LS90CP计数范围为 0023R0（1）、R0（2）同时为1，输出 清012翻1计数电路“12翻1”小时 计数器是按照“01020304050607080910111201”规律计数的，如下表：十位 个位十位 个位CKQ10Q03 Q02 Q01 Q00CKQ10Q03 Q02 Q01 Q001

11、23456700000000 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1891011121300011101 0 0 01 0 0 11 0 1 00 0 0 00 0 0 10 0 1 00 0 0 13212翻1计数电路设计思路 计数器的状态要发生两次跳跃：计数器计到9，即个位计数器的状态为 1001后，在下一计数脉冲的作用下计数器进入暂态1010，利用暂态的两个1即使个位异步置0，同时向十位计数器进位使十位计数器为1；计数到12后，在第13个计数脉冲作用下个位计数器的状态应为0001，十位计数器的0。33 “01020304050607

12、080910111201” 个位计数特点：又加又减考虑加减计数器； 十位计数特点：0-1-0，但又不是规律性的触发器加减可逆计数器74LS19134各控制端的作用如下: 为置数端。当 =0时将小时计数器的输出经数 据输入端D0D1D2D3的数据置入。为溢出负脉冲输出端。当减计数到“0”时， 输出一个负脉冲。 为加/减控制器。 =1时减法计数， CPA为计数脉冲。 12翻1计数电路35U/D=0，加法计数；当计数至1010时，LD=0，异步置数，0000，计数09；此时LD出现上升沿，D触发器接收信号，置1；继续计数：10、11、12；（十位由D触发器输出，个位由191输出）当计数到13，即19

13、1刚出现0011时，U/D=1，RD=0,191开始减计数2变1，D触发器清零，即从12翻至1.三、单元电路的设计振荡器的设计分频器的设计时、分、秒计数器的设计译码显示电路设计校时电路的设计定时控制电路的设计正点报时电路的设计报整点时数电路的设计触摸报时电路的设计364译码显示电路设计74LS47、74LS48为BCD7段译码/驱动器。74LS47可用来驱动共阳极的发光二极管显示器示器；74LS48则用来驱动共阴极的发光二极管显示器。3738秒信号产生电路24进制计数器60进制计数器60进制计数器ag7秒显示0059秒分显示0059分小时显示0023小时显示译码器数码管共阴极数码管与74LS4

14、8或CD4511搭配！CD4511CD4511CD4511CD4511CD4511CD4511QDQA三、单元电路的设计振荡器的设计分频器的设计时、分、秒计数器的设计译码显示电路设计校时电路的设计定时控制电路的设计正点报时电路的设计报整点时数电路的设计触摸报时电路的设计39 5校时电路的设计 对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。40校时方式有“快校时”和“慢校时”两种 “快校时”是，通过开关控制，使计数器对1Hz的校时脉冲计数。 “慢校时”是用手动产生单脉冲作校时脉冲。5校时电路的设计41S1为校“分”用的控制开关 S2为校“时”用的控制

15、开关 当S1或S2分别为“0”时可进行“快校时” 如果校时脉冲由单次脉冲产生器提供，则可以进行“慢校时” 需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，接电容C1、C2可以缓解抖动。必要时还应将其改为去抖动开关电路三、单元电路的设计振荡器的设计分频器的设计时、分、秒计数器的设计译码显示电路设计校时电路的设计定时控制电路的设计正点报时电路的设计报整点时数电路的设计触摸报时电路的设计426. 定时控制电路的设计定时控制电路的设计要求 数字钟在指定的时刻发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通或断开“控制”。闹时要求时间准确，

16、即信号的开始时刻与持续时间必须满足规定的要求。 436. 定时控制电路的设计44例 要求上午7时59分发出闹时信号，持续时间为1分钟。 解 7时59分对应数字钟的时个位计数器的状态为(Q3Q 2Q 1Q 0)H1=0111，分十位计数器的状态为(Q3Q2Q1Q0)M2=0101，分个位计数器的状态为(Q3Q2Q1Q0)M1=1001。若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在7点59分响，持续1分钟后（即8点时）停响。闹时电路45 由图可见上午7点59分时，音响电路的晶体管导通， 则扬声器发出1kHz的声音。持续1分钟到8点整晶体 管因输入端为“0”

17、而截止，电路停闹。M为1，表示上午；可以去掉OC门，注意计算上拉电阻的值？ 三、单元电路的设计振荡器的设计分频器的设计时、分、秒计数器的设计译码显示电路设计校时电路的设计定时控制电路的设计正点报时电路的设计报整点时数电路的设计触摸报时电路的设计467. 正点报时电路的设计47仿广播电台正点报时电路的功能要求是：每当数字钟计时快要到正点时发出声响;通常按照4低音1高音的顺序发出间断声响;以最后一声高音结束的时刻为正点时刻。7. 正点报时电路的设计48表5.5.2 秒个位计数器的状态CP(秒)Q3S1Q2S1Q1S1Q0S1功 能500000510001鸣低音520010停530011鸣低音540

18、100停550101鸣低音560110停570111鸣低音581000停591001鸣高音000000停 设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（约1kHz）发生在59分59秒，它们的持续时间均为1秒。由表可得 7. 正点报时电路的设计49 这里采用的都是TTL与非门，如果用其它器件，则报时电路还会简单一些。 分十位为5；分个位为9；秒十位为5；秒个位为奇数：1、3、5、7、9秒个位为9时，1KHZ响声三、单元电路的设计振荡器的设计分频器的设计时、分、秒计数器的设计译码显示电路设计校时电路的设计定时控制电路的设计正点报时电路的设计报整点时数电路的

19、设计触摸报时电路的设计508. 报整点时数电路的设计51 报整点时数电路的功能是： 每当数字钟计时到整点时发出音响，且几点响几声。组成部分： 减法计数器 完成几点响几声的功能。即从小时计数器的整点开始进行减法计数，直到零为止。 编码器（普通的门电路）：将小时计数器的5个输出端Q4、Q3、Q2、Q1、Q0按照“12翻1”的编码要求转换为减法计数器的4个输入端D3、D2、D1、D0所需的BCD码。逻辑控制电路 控制减法计数器的清“0”与置数。控制音响电路的输入信号。 8. 报整点时数电路的设计编码关系 分进位脉冲 小时计数器输出 减法计数器输入 CPQ4Q3Q2Q1Q0D3D2D1D0100001

20、000120001000103000110011400100010050010101016001100110700111011180100010009010011001101000010101110001101112100101100528. 报整点时数电路的设计53可由与非门等组合逻辑电路实现编码电路加减可逆计数器74LS19154各控制端的作用如下: 为置数端。当 =0时将小时计数器的输出经数 据输入端D0D1D2D3的数据置入。为溢出负脉冲输出端。当减计数到“0”时， 输出一个负脉冲。 为加/减控制器。 =1时减法计数，CPA为计数脉冲。 8. 报整点时数电路的设计55逻辑控制电路由D触发器74LS74与多级与非门组成 接通电源后按触发开关S，使D触发器清“0”，即1Q=0。该清“0”脉冲有两个作用 其一，使74LS191的置数端，即将此时对应的小时计数器输出的整点时数置入74LS191； 其二，封锁1kHz的音频信号，使音响电路无输入脉冲。 8. 报整点时数电路的设计56逻辑控制电路由D触发器74LS74与多级与非门组成 当分十位计数器的进位脉冲Q2M2的下降沿来到时，经G1反相，小时计数器加1。新的小时数置入74LS191。 Q2M2的下降沿同时又使74LS74的状态翻转，1Q经G3、G4延时后使 8. 报整点时数电路的设计57逻辑控制电路由D触发器74LS74