数字电子技术03-组合逻辑电路课件

1、第3章 组合逻辑电路3.2 组合逻辑电路的分析3.3 组合逻辑电路的设计3.4 常用的组合逻辑器件 一、加法器 二、编码器 三、译码器 四、数据选择器 五、数值比较器3.5 组合逻辑电路中的竞争-冒险现象3.1 组合逻辑电路的基本概念1(2) 熟练掌握常用中规模集成模块功能及用法(3) 了解电路中的竞争和冒险现象(1)掌握分析和设计组合电路的基本方法加法器 比较器译码器 编码器选择器 分配器(1)组合电路分析与设计的方法(2)常用组合逻辑模块的灵活应用本章基本内容重点23.1组合逻辑电路的基本概念 一、组合逻辑电路的特点逻辑电路组合逻辑电路时序逻辑电路功能：输出只取决于 当前的输入。 组成：门

2、电路，不存在记忆元件。功能：输出取决于当前的输入和原来的状态。组成：组合电路、记忆元件。3二、逻辑功能描述组合逻辑电路的框图简记为43.2 组合逻辑电路的分析1、电路分析的目的：找出电路的逻辑功能。2、分析方法及步骤：方法1：穷举法方法2：逻辑代数法5方法1：穷举法 穷举法的结果是真值表。即列出n个输入变量的所有2n个输入组合，并根据每一个输入组合决定所有门的输出，逐级推出电路的输出，得到真值表。例：分析如图三输入单输出的逻辑电路。x y zF00011110000100011110110010010 0 0 00 0 1 10010100111101010010 1 0 11 0 0 01

3、0 1 11 1 0 01 1 1 101011000110 1 1 0011010000001101000001001011000100101100010100111011010011101110100100011010010001110001101x y zF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101100101F&11x11yz16例：组合电路如图所示，分析该电路的逻辑功能。方法2：逻辑代数法组合逻辑电路逻辑表达式最简表达式真值表逻辑功能 1 2 3 4 7组合逻辑电路逻辑表达式最简表达式真值表逻辑功能 1 2 3 4 8功能：当输入A、B、C中

4、有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要多数人同意，表决就通过。00010111组合逻辑电路逻辑表达式最简表达式真值表逻辑功能 1 2 3 4 9例：分析下图电路的逻辑功能10由真值表可知，A 、B都为0时，S为0，C也为0；当A 、B有1个为1时，S为1，C为0；当A、B都为1时，S为0，C为1。符合两个一位二进制数相加的原则，即A、B分别是加数和被加数，S是本位和输出，C是高位进位输出。所以该电路可实现两个一位二进制数相加。11问题描述逻辑抽象选定器件类型函数化简电路处理将函数式变换电路实现真值表或函数式用SSI门电路用MSI组合电

5、路或PLD2. 逻辑电路的设计步骤:3.3组合逻辑电路的设计1. 目标：根据要求设计出能实现功能的逻辑电路。12例：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数人同意时指示灯亮，否则不亮。用与非门实现.解:1.首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出量为 L，多数赞成时是“1”，否则是“0”。单输出逻辑函数电路的设计132.根据题意列出真值表A B C L 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 3.

6、画出卡诺图化简：ABC000011111011110000ABBCACL= AC + BC + AB144.用与非门实现逻辑电路15练习题：设计三人表决电路。在表决一般问题时，以多数同意为通过；在表决重要问题时，必须一致同意才为通过。 T P Q R Z 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 1 Q RT P001001

7、11001000000001111000011110设T=0 表决一般问题 T=1 表决重要问题P、Q、R表示每个人的态度 取值0 表示不同意 取值1 表示同意16例: 设计两个一位二进制数相加的全加器电路，要求符合两个一位二进制数相加的原则，即A、B分别是加数和被加数， Ci是低位进位输入，S是本位和输出，Co是高位进位输出。17逻辑功能：S是加法器的和位输出/S是三变量相异或。Co是加法器的进位输出。18 3.4 常用的组合逻辑器件 一、加法器 二、编码器 三、译码器 四、数据选择器 五、数值比较器19中规模MSI组合逻辑器件的学习要点基本问题逻辑符号 （引脚图）逻辑功能 （真值表）深入问

8、题扩展应用20加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低位的相加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。1 1 0 11 0 0 1+011010011加法器21（1）半加器：半加运算不考虑从低位来的进位A-加数;B-被加数;S-本位和;Co-进位。真值表1位加法器22逻辑图逻辑符号（1）半加器：2个输入端2个输出端23（2）全加器：A-加数；B-被加数；Ci-低位的进位；S-本位和；Co-向高位的进位。 相加过程中，既考虑加数、被加数又考虑低位的进位。用半加器扩展为一位全加器逻辑符号

9、2425双全加器74LS1833个输入端2个输出端26（1）串行进位加法器如图：用1位全加器实现4位二进制数相加。低位全加器进位输出 高位全加器进位输 入和进位多位加法器（2）并行（超前）进位加法器27加数被加数和低位进位高进位4位加法器的逻辑符号7428328设计基本原理：若能生成函数可变换成输入变量与常量相加若能生成函数可变换成输入变量与输入变量相加3.用加法器设计组合电路代码转换加/减法器十进制数加法29例：用加法器设计一个8421BCD码转换为余3码的电路解：BCD码+0011=余3码设输入8421码用变量DCBA表示，输出余三码用变量Y3Y2Y1Y0表示。则有Y3Y2Y1Y0 DCB

10、A+001130解：设输入余三码用变量DCBA表示，输出8421码用变量Y3Y2Y1Y0表示。则有Y3Y2Y1Y0 DCBA+0011补DCBA+1101例：用一片74LS283将余3码转换成8421BCD码。余3码0011=BCD码31 例：两片74LS283构成的8位加法电路 32例：用一片74LS283设计一个四位全减器，可附加必要的门。3-2=10011-0010=000012-3=-10010-0011=11111A-B=A+(-B)补解： 利用补码，将减法变为加法33例：用四位二进制加法器设计一个四位二进制加/减法器。74283M=0时，实现加法运算A+BM=1时，实现减法运算A-

11、B34例：用四位全加器实现2个1位十进制数（用四位二进制表示，即8421BCD码）的加法电路。解：8421BCD码的相加规则是“逢十进一”，而四位二进制数的相加规则是“逢十六进一 ”，两者之间相差“6”。因此要通过修正电路对计算规则进行修正 。修正电路35修正电路设计：修正条件是74LS283（1）的和位输出 或 时，需要加“6”（0110）修正。，给出输出标志C=1，否则C=0，当由C的卡诺图可知 因此，完整的修正条件为 36被加数8421BCD码加数8421BCD码和数8421BCD码运算结果为（000Y4 Y3Y2Y1Y0）8421BCD用四位全加器实现2个1位十进制数加法的完整逻辑电路

12、 修正电路37已知X是3位二进制数（其值小于等于5），试实现Y=3XY=3X？D2D1D038编码器基本原理 有一键盘输入电路，一共有8个按键，键按下时，对应的输入信号为高电平。 编码器的作用就是把每一个键信号转化成相应的编码（键码）编码器39编码将特定的逻辑信号编为一组二进制代码。编码器能够实现编码功能的逻辑部件。 一般而言，N个不同的信号，至少需要n位二进制数编码。 N和n之间满足下列关系:2nN普通编码器优先编码器编码器的框图 40普通编码器3位二进制（8线3线）编码器真值表任何时刻只允许输入一个编码信号，否则输出将发生混乱。1.普通编码器输入端：2n输出端：n高电平有效（1）二进制编码

13、器413位二进制（8线3线）编码器的逻辑表达式3位二进制（8线3线）编码器的逻辑符号输入高电平有效，输出编码为原码 42（2） 8421BCD编码器把09十个输入信号转换成8421BCD码的逻辑电路，称为8421BCD编码器，或二十进制编码器（也称BCD码输出的10线4线编码器）。 注意：信号名表示输入低电平有效，不表示变量取反。输入信号处的小圆圈表示输入信号低电平有效输入低电平有效，输出编码为原码 432. 优先编码器4线2线优先编码器 输入低电平有效，高位优先，输出编码为原码 真值表443.集成编码器（1） 8线3线优先编码器74LS148 在优先编码器电路中，允许同时输入两个以上编码信号

14、。编码时只对优先权最高的进行编码。74LS148逻辑图选通输入端选通输出端扩展输出端输入低电平有效，高位优先，输出编码为反码 45：输入，低电平有效：编码输出端，反码输出：选通输入端：选通输出端，：扩展输出端，I0 I7 Y2Y0EIEI=0时，允许编码； EI1时，禁止编码EOEXEO EX =11，表示禁止工作集成优先编码器74LS148引脚功能说明 EO EX =01，表示允许编码，但无编码信号输入EO EX =10，表示允许编码，且有编码信号输入46输入端：逻辑0(低电平）有效输出端：反码输出低电平表示“电路工作，但无编码输入”低电平表示“电路工作，且有编码输入”47（2）10线4线B

15、CD优先编码器74LS147输入低电平有效，高位优先，输出编码为反码 48例：试用两片74LS148组成16线4线优先编码器。输入低电平有效，高位优先，输出编码为原码 49译码器译码：将二进制代码翻译成对应的输出信号的过程.译码是编码的逆过程. 实现译码操作的电路称为译码器。变量译码一般是一种较少输入变为较多输出的器件，一般分为2n译码和8421BCD码译码两类。显示译码主要解决二进制数显示成对应的十、或十六进制数的转换功能，一般其可分为驱动LED和驱动LCD两类。50一、二进制译码器 输入端：n 输出端：2n 二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个

16、输出中只有一个为1（或为0），其余全为0（或为1），即互斥的输出。 此外，为了控制译码器工作还要加上使能端或片选端。主要有74139，74138等二进制译码器MSI芯片 51 2 线 4线译码器74139 （输出低电平有效）逻辑表达式 逻辑符号 译码器又可称为逻辑函数最小项发生器52 真值表 0 0 1 1 1 00 1 1 1 0 11 0 1 0 1 11 1 0 1 1 1 A1A0G1 1 1 1 10000 2 线 4线译码器74139 （输出低电平有效）53当S1=1, =0, =0时，译码器处于译码工作状态可得输出逻辑表达式为:译码器又可称为逻辑函数最小项发生器逻辑符号 3 线

17、8线译码器74138（输出低电平有效）543线8线译码器74138功能表片选输入端（使能端）输出端低电平有效又称地址输入端55例：用一片74139和一个非门构成一个3线-8线译码器。高位片低位片方法：利用片选端扩展（3）译码器的应用1扩展56例：用两个74138和一个非门构成一个4线-16线译码器。高位片低位片57例 试用两片74138构成4线16线译码器。高位片低位片58例：用5片74138构成5线-32线的译码器1111 0 A1A0 1 0 0A2A1A059例：分析下图电路逻辑功能。（3）译码器的应用2实现逻辑函数60这是一个全加器电路61例:试用3线8线译码器74138设计一个多输出

18、的组合逻辑电路。输出逻辑函数式为解：化为最小项之和的形式：62当S1=1, S2=S3=0时,令A2=A, A1=B, A0=C ,则63例: 已知Y(A,B,C,D)= BCD+ACD+ABD用3-8译码器加少量门电路实现4变量逻辑函数。ABCD解1: 先写出最小项表达式高位片低位片64例: 已知Y(A,B,C,D)= BCD+ACD+ABD用3-8译码器加少量门电路实现4变量逻辑函数。解2: 将D作为74138的片选信号，当D=1时，输出Y=BC+AC+AB当D=0时，输出Y=0。65 例: 用少量门电路控制译码器的使能端可以 实现多地址译码。 因3-8译码器使能端S1S2S3=100时才

19、能译码， 当A7A5A3=111，A6A4=00，A2A1A0从000111变化时,Y0Y7分别被译中。16进制表示的地址码为(A8)H(AF)HA7A6A5A4A3 A2A1A0 =1010 1000A7A6A5A4A3 A2A1A0 =1010 1111地址的变化范围为66 例: 用少量门电路控制译码器的使能端可以 实现多地址译码。当A9A7A6A5=1111， A8A4A3= 000时，电路可以对10根地址输入线(A9A0)分别在（2E0）H（2E7）H状态时进行译码。A9A8A7A6A5A4A3 A2A1A0 =10 1110 0000A9A8A7A6A5A4A3 A2A1A0 = 1

20、0 1110 0111地址的变化范围为67数据分配器定义：将公共数据线上的信号根据需要送到多个 不同通道上去的逻辑电路。 框图：输入端:1个输出端:2n个68由74HC138构成的1路-8路数据分配器数据输入端地址输入端数据输出端69例: 用3-8译码器构成8路脉冲分配器解： CP加在S1端 在CP=1时译码电路图：波形图：70波形图：电路图： CP加在S2端 在CP=0时译码712. 二十进制（BCD ）译码器输入端：4 输出端：10二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由

21、于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。72逻辑符号4线-10线（8421BCD码） 译码器7442输出端低电平有效733. 显示译码器 用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。数字、文字、符号代码译码器显示器74 半导体数码管显示器件：常用的是七段显示器件abcdefg75七段数码管：共阴极、共阳极 76从单个数码管的正面看进去，左下角那个脚为1脚，以逆时针方向依次为110脚，左上角那个脚便是10脚了，上面两个图中的数字分别与这10个管脚一一对应。注意，3脚和8脚是连通的，这两

22、个都是公共脚。 7段LED数码管数码管可以分为共阳极与共阴极两种。77abcdefg510abg510510YaYbYg发光二极管Ya-Yg: 控制信号高电平时,对应的LED亮低电平时,对应的LED灭七段共阴极数码管工作原理78abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e七段共阴极数码管字形码1 1 1 1 0 0 10 1 1 0 0 1 1字形字形码510abg510510YaYbYg79十进制数 A3A2A1A0 Ya Yb Yc Yd Ye Yf Yg 显示字形 0 0 0 0 0 1 1 1 1 1 1 0 0

23、 1 0 0 0 1 0 1 1 0 0 0 0 1 2 0 0 1 0 1 1 0 1 1 0 1 2 3 0 0 1 1 1 1 1 1 0 0 1 3 4 0 1 0 0 0 1 1 0 0 1 1 4 5 0 1 0 1 1 0 1 1 0 1 1 5 6 0 1 1 0 0 0 1 1 1 1 1 6 7 0 1 1 1 1 1 1 0 0 0 0 7 8 1 0 0 0 1 1 1 1 1 1 1 8 9 1 0 0 1 1 1 1 0 0 1 1 9 共阴极译码器真值表80abcdefg510abg510510Ya-Yg: 控制信号高电平时,对应的LED灭低电平时,对应的LED亮

24、七段共阳极数码管工作原理YaYbYg+Vcc81abcdfga b c d e f g0 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 0e七段共阳极数码管字形码0 0 0 0 1 1 01 0 0 1 1 0 0字形字形码510abg510510YaYbYg+Vcc82 BCD七段显示译码器电路A3-A0: 输入数据七段显示译码器的选择aYaYbYcYdYeYfYg译 码 器A3A2A1A0bcdefg考虑显示器的类型83静态显示驱动共阳共阴84动态显示驱动共阴极接法85显示控制器待显示数据1位码控制信号产生及显示数据选择程序位码段码clk显示扫描时钟产生reset

25、待显示数据2待显示数据3待显示数据4显示电路86共阴极七段数码管译码器7448引脚排列图灯测试输入灭零输入灭灯输入灭零输出87用7448驱动BS201的连接方法共阴极88RBI和RBO配合使用，可使多位数字显示时的最高位及小数点后最低位的0不显示0 0 0 6 7 . 9 0 089数据选择器 定义：根据需要将多路信号中选择一路送到公共数据线上的逻辑电路(又称多路开关).n位通道选择信号数据选择器D0D1D2D2n-1Y输入端：2n个输出端：1个90SAD0Dn-1Y片选（使能）地址选择n个b位数据源数据输出（b位）数据选择器的输入输出端口及逻辑表达式分类：2选1、4选1、8选1、16选1等。

26、912选1数据选择器的设计 A F 0 D0 1 D1符号化 D1FAD02选192D1FAD02选1带片选端的2选1数据选择器S4选1数据选择器D1FD04选1SD2A1D3A0片选端的两个作用：（1）消除电路输出尖峰干扰S端正电平的出现在D1D0，A稳定之后；S端正电平的撤除在D1D0，A 再次改变之前。 （2）实现逻辑功能扩展93 片选端额E为低电平有效，即E=0时芯片被选中，处于工作状态；E=1时芯片被禁止，Y0。双4选1数据选择器74153的逻辑符号及真值表真值表逻辑符号94 E A2 A1 A0 Y W1 X X X0 0 0 00 0 0 10 0 1 00 0 1 10 1 0

27、 00 1 0 10 1 1 00 1 1 1 0 1D0 D0D1 D1D2 D2D3 D3D4 D4D5 D5D6 D6D7 D71位8选1数据选择器74151的逻辑符号及真值表真值表逻辑符号95输入G S1 X0 00 1 0 0 0 1A3 A2 A1 A0B3 B2 B1 B0输出Y3 Y2 Y1 Y04位2选1数据选择器74157符号及真值表963. 数据选择器的应用（1）选择器的扩展（2）多路数据传送（3）并行输入转换成串行输出（4）数码比较（5）实现逻辑函数97例：将74153扩展为8选1数据选择器。（1）选择器的扩展98例：将74153扩展为8选1数据选择器。方法1：利用使能

28、端扩展99例：将74153扩展为8选1数据选择器.方法2：用三个四选一扩展100例： 8选1扩展为16选1数据选择器101例： 4选1扩展为16选1数据选择器102（2）多路数据传送图3-42 四路数据传输电路103【例】 用八选一数据选择器74151和3线8线译码器74LS138构成8路数据传输系统。 104数据分配器和数据选择器一起构成数据分时传送系统105（3）并行输入转换成串行输出图3-44 并行转换成串行输出的逻辑电路 106，001010011100101110111=D1=1=D2=0=D3=0=D4=1=D5=1=D6=0=D7=1并 入串 出三位二进制计数器 （3）并行输入转

29、换成串行输出107（4）数码比较图3-45 三位并行码比较电路 108当S=0时：输出Y的表达式为: 控制Di ，就可得到不同的逻辑函数。D7YwE74151D6D5D4D3D2D1D0A2A1A00（5）实现逻辑函数109第一步，写出待实现函数的最小项表达式第二步，根据逻辑函数相同的概念，找出待实现函数与选择器函数的对应关系（用表达式或者卡诺图）；第三步，画出逻辑电路。 实现逻辑函数步骤： 用具有个n选择信号的数据选择器实现m个变量的逻辑函数（ ） 用具有个n选择信号的数据选择器实现m个变量的逻辑函数（ ） 110例：已知函数的逻辑表达式如下，用数据选择器实现该逻辑函数。 1.列出所求逻辑函

30、数的真值表，写出其最小项表达式。2.根据逻辑函数相同的概念，找出待实现函数与选择器函数的对应关系故采用8选1的数据选择器74151n个地址变量的数据选择器，可实现n个变量的函数。111对照比较所求逻辑函数式和数据选择器的输出表达式确定选择器输入变量的表达式或取值。74151输出表达式若将A、B、C分别接到74151的地址选择端A2、A1、A0则D0 =0，D1 =1，D2 =1，D3 =0， D4 =0，D5 =0， D6 =1， D7 =11123.按照求出的表达式或取值连接电路，画逻辑图。若将A、B、C分别接到74151的地址选择端A2、A1、A0则D0 =0，D1 =1，D2 =1，D3

31、 =0， D4 =0，D5 =0， D6 =1， D7 =101100011A B C0L注意高低位113已知函数的逻辑表达式如下，用数据选择器实现该逻辑函数。采用8选1的数据选择器74151扩展为16选1A、B、C、D分别接A3、A2、A1、A0低高0100000101000101ADCB1F1114已知函数的逻辑表达式如下，（1）只允许用1个74151及必要的门实现该逻辑函数。（2）只允许用1/2个74153及必要的门实现该逻辑函数。用n个地址变量的数据选择器，实现大于n个变量的函数。把这种方法称为降维法。公式法降维卡诺图法降维第一步：写出 第二步：将地址表示成mi ，确定Di第一步：画函

32、数F的卡诺图第二步：圈与地址变量相符合的最小项卡诺圈第三步：确定Di115公式法降维解：选A作为降维变量将B、C、D分别接到74151的A2、A1、A0（1）只允许用1个74151及必要的门实现该逻辑函数。则D0 =0，D1 =1，D2 =0，D3 =0， D4 =0，D5 =A， D6 =0， D7 =1116画逻辑图 D0 =0，D1 =1，D2 =0，D3 =0， D4 =0，D5 =A， D6 =0， D7 =1S=0将B、C、D分别接到74151的A2、A1、A001100 001B C D0LA1117（a）函数F的四维卡诺图 （b）以D为降维变量的三维卡诺图卡诺图法降维118(a

33、)函数F的四维卡诺图 (b)以A为降维变量的三维卡诺图119 CDA B01000110001001000001111000011110（1）只允许用1个74151及必要的门实现该逻辑函数。解：选A作为降维变量将B、C、D分别接到74151的A2、A1、A0圈与地址变量BCD相符合的最小项卡诺圈，并计算00 01 11 1001CDB00101A0012000 01 11 1001CDB00101A00则D0 =0，D1 =1，D2 =0，D3 =0， D4 =0，D5 =A， D6 =0， D7 =1E=0画逻辑图01100 001B C D0LA1将B、C、D分别接到74151的A2、A1

34、、A0121用4选1数据选择器及少量门电路实现四变量函数F（A,B,C,D）=m(0，4，5，6，9，10，11，13，15) CDAB10001101011001110001111000011110D3A0A1EYD0D1D24选10CD?D0=AD3 =AD2=AB+ABD1 =A+B122数值比较器定义：对两数A、B（可以是一位，也可是多 位）进行大小比较的逻辑电路。比较 的结果有AB、AB) I(AB)Y(AB3A3B2A2B1A1B0A0B0A0=B0A0=B0A0=B01 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01

35、0 00 1 00 0 1 4位数值比较器74LS85功能表127集成数值比较器 1281 0000111*A3A0B3B0ABA=BFABFA=B7485100当输入为A3 A2 A1 A0=1000， B3 B2 B1 B0 =0111时129当输入为A3 A2 A1 A0=1001， B3 B2 B1 B0 =1010时1 0011010*A3A0B3B0ABA=BFABFA=B7485001130用7485比较器实现3位数值比较131例：试用两片74LS85组成一个8位数值比较器。串联方式 132用7485比较器实现5位数值比较133集成比较器的功能扩展串联扩展并联扩展例1：实现16位

36、2进制数比较器A3A0B3B0ABA=BFABFA=B7485A3A0B3B0ABA=BFABFA=B7485A3A0B3B0ABA=BFABFA=B7485A3A0B3B0ABA=BFABFA=B7485方法1：串联扩展134集成比较器的功能扩展串联扩展并联扩展例1：实现16位2进制数比较器A3A0B3B0ABA=BFABFA=B7485A3A0B3B0ABA=BFABFA=B7485A3A0B3B0ABA=BFABFA=B7485A3A0B3B0ABA=BFABFA=B74850 0 1A15A12B15B12A11A8B11B8A7A4B7B4A3A0B3B0方法1：串联扩展方法2：并联

37、扩展FABFABFA=B135方法2：并联扩展A3A0B3B0ABA=BFABFA=B7485A3A0B3B0ABA=BFABFA=B7485A3A0B3B0ABA=BFABFA=B7485A3A0B3B0ABA=BFABFA=B7485A3A0B3B0ABA=BFABFA=B7485B15B12B11B8B7B4A3A0B3B0A15A1200 100 100 100 1A11A8A7A400 1136思考题： 0 . a3 a2 a1 a0 A3 A2 A1 A0 . a3 a2 a1 a0 1、设计四舍五入电路假设，8421BCD码的形式如下2、用比较器7485和四位加法器74283设计

38、2个1位十进制数的加法电路。137 0.a3 a2 a1 a0 A3 A2 A1 A0 . a3 a2 a1 a0 a3 a2 a1 a00010100A3A0B3B0ABA=BFABFA=B7485F1、设计四舍五入电路假设，8421BCD码的形式如下138 A3 A2 A1 A0 . a3 a2 a1 a0 a3 a2 a1 a00010100A3A0B3B0ABA=BFABFA=B7485A0 74283A3 B0 B3 S3 S0 CICOA3 A2 A1 A0&00四舍五入输出1392、用7485与74283构成2个四位8421BCD码的加法电路A0 74283A3 B0 B3 Y3 Y0 A0 74283A3 B0 B3 Y3 Y0 000AB0COCICOCICO判别电路140A3A0B3B0ABA=BFABFA=B