数字逻辑第5章时序逻辑电路

1、 第5章 异步时序逻辑电路 5.1 异步时序逻辑电路的结构模型与分类 5.2 脉冲异步时序逻辑电路的设计和分析 5.2.1 脉冲异步时序逻辑电路的分析 5.2.2 脉冲异步时序逻辑电路的设计 5.3 电平异步时序逻辑电路 5.3.1 电平异步时序逻辑电路分析 5.3.2 电平异步时序逻辑电路的竞争 5.3.3 电平异步时序逻辑电路设计 第5章 异步时序逻辑电路 5.1 异步时序逻辑电路结构模型 同步时序逻辑电路在数字系统中获得了广泛的应用。但是，在某些场合采用同步时序逻辑电路并不合适。 例如，1、电路的外部输入是随机变化的信号，2、电路没有统一的时钟信号，3、希望时序逻辑电路有较高的工作速度。

2、 在这种情况下，往往采用异步时序逻辑电路。 第5章 异步时序逻辑电路 5.1 异步时序逻辑电路结构模型5.1异步时序逻辑电路的结构模型 同步时序逻辑电路的基本特点是电路有统一的时钟信号，只有当时钟信号出现时，电路状态才发生改变，变化后的状态一直保持到下一个时钟信号出现。 异步时序逻辑电路没有统一的时钟信号，电路状态的转换由外部输入信号的变化直接引起。 异步时序逻辑电路的外部输入信号也有两种形式：脉冲信号和电平信号。因而异步时序逻辑电路有脉冲异步时序逻辑电路和电平异步时序逻辑电路两种。 图5-1给出了异步时序逻辑电路的两种结构模型。 第5章 异步时序逻辑电路 5.1 异步时序逻辑电路结构模型5.

3、1异步时序逻辑电路的结构模型在图5-1 a 中，存储电路部分由触发器组成，触发器可以带时钟控制端，也可以不带时钟控制端。使用时钟控制端触发器时，每个触发器的时钟端作为一个独立输入端来处理。也就是加到触发器时钟端的时钟信号作为激励信号，而不像同步时序逻辑电路时钟信号是同步信号。 第5章 异步时序逻辑电路 5.1 异步时序逻辑电路结构模型在图5-1 b中，存储电路由延迟元件组成。在异步时序逻辑电路中延迟元件不是外加的元件。如图所示，当电路的输入信号发生变化，它的外部输出端产生相应的输出信号。由于在结构上异步时序逻辑电路有反馈存在，这个输出信号反馈到电路的输入端，电路又进行逻辑运算，又使外部输出端产

4、生相应的输出信号。电路进行一次逻辑运算需要用时间。延迟元件是反馈电路逻辑运算时所用时间的一种抽象。 第5章 异步时序逻辑电路 5.1 异步时序逻辑电路结构模型 在图中，x1,xn 称为输入信号； y1,yr称为二次信号或者二次状态。 Y1，,Yr称为激励信号或激励状态。 Z1,Zm称为外部输出。 第5章 异步时序逻辑电路 5.1 异步时序逻辑电路结构模型在异步时序逻辑电路中，没有公共的时钟信号起同步作用，电路状态的改变都是由外部输入直接引起的。由于组合电路和存储电路有反馈连接，因此，外部输入和二次状态经组合电路形成激励状态和外部输出，而激励状态经存储电路形成新的二次状态又作为组合电路的输入。这

5、是一种循环关系，直到二次状态Yi等于激励状态Yi时，电路才相对稳定。 第5章 异步时序逻辑电路 5.1 异步时序逻辑电路结构模型 为了保证电路稳定工作，设定每一时刻仅允许一个输入发生变化。 异步时序逻辑电路之所以要做这样的规定，是由于所谓“同时”的输入信号不可能恰好在同一时刻产生，而输入信号的微小差别可能导致电路状态转移的不同，造成电路的状态转移不可预测。因此，在异步时序逻辑电路中，若有两个或两个以上外部输入，不允许多个输入信号同时变化，即每一时刻仅允许一个输入信号发生变化。 另外，任意两个输入信号之间必须有足够长的时间间隔，以保证下一个输入信号输入之前，前一个输入信号引起的电路响应已经结束。

6、也就是，当输入引起电路状态转移时，不论状态转移过程怎样，只有在电路进入新的稳定状态后，才能允许输入信号发生变化。 第5章 异步时序逻辑电路 5.1 异步时序逻辑电路结构模型 异步时序逻辑电路有两种类型。 假如电路的外部输出不仅与外部输入有关，而且与二次状态y1,yr有关，那么这样的异步时序逻辑电路就称为Mealy型异步时序逻辑电路。 如果电路的外部输出仅仅与二次状态y1,yr有关，与外部输入无关，那么这样的异步时序逻辑电路就称为Moore型异步时序逻辑电路。 由于脉冲异步时序逻辑电路与电平异步时序逻辑电路的结构不同，因此描述与研究的工具和方法也不相同。描述脉冲异步时序逻辑电路的工具是状态图和状

7、态表，分析和设计方法基本上与同步时序逻辑电路相似。 描述电平异步时序逻辑电路的工具是状态流程表和时序图，分析和设计方法与同步时序逻辑电路有较大的不同。 第5章 同步时序逻辑电路 5.2 脉冲异步时序逻辑电路的分析和设计 分析步骤如下：1）写出输出函数和激励函数表达式；2）列出状态转移真值表或者次态方程组；3）画出状态表和状态图；4）画出时序图并用文字描述电路的逻辑功能。 由于脉冲异步时序逻辑电路没有统一的时钟脉冲以及对输入信号的约束，因此，在具体步骤的实施上是有区别的。 一是触发器的时钟控制端应当作为激励函数处理。应注意触发器时钟端何时有脉冲作用，仅当时钟端有时钟脉冲时，才能根据触发器的输入确

8、定状态转移，否则触发器状态不变。 二是由于不允许两个或两个以上输入端同时输入脉冲。例如，假定电路有x1、x2和x3共3个输入端，用取值“1”表示有脉冲输入，一位输入的取值只有001、010和100共3种。分析时可以只讨论有3种外部输入的情况。下面举例说明脉冲异步时序逻辑电路的分析方法。 第5章 同步时序逻辑电路 5.2.1 脉冲异步时序逻辑电路的分析例5-1 分析图5-2脉冲异步时序逻辑电路，指出电路功能。 解：该电路由两个J-K触发器和一个“与”门组成。有一个外部输入端x和一个输出端Z，输出与输入和状态有关。 因此属于Mealy型脉冲异步时序逻辑电路。 约定J-K触发器下降沿翻转。 第5章

9、同步时序逻辑电路 5.1 脉冲异步时序逻辑电路的分析第1步：写出输出函数和激励函数表达式，J2 = K2 = 1 C2 = y1 J1 = K1 = 1 C1 = x Z = x y2 y1第2步：列出电路次态真值表。 第5章 同步时序逻辑电路 5.1 脉冲异步时序逻辑电路的分析第3步：画出状态表和状态图 该电路是一个模4加1计数器 第5章 同步时序逻辑电路 5.1 脉冲异步时序逻辑电路的分析例5-2 分析图5-5 所示的脉冲异步时序逻辑电路。T触发器在时钟脉冲下降沿翻转。第1步：写出激励函数表达式T1 = 1 C1 = CP T2 = 1 C2 = y1第2步：写出电路y2(n+1)、y1(

10、n+1)的次态方程组。方法是将激励函数表达式分别代入T触发器的次态方程 : Q(n+1) = ( T y + T y ) CP。y2 (n+1) = ( T2 y2 + T2 y2)C2 = ( 1 . y2 + 1 . y2) y1 = y2 y1 y1(n+1) = ( T1 y1 + T1 y1)C1 = ( 1 . y1 + 1 . y1) CP = y1 CP 第5章 同步时序逻辑电路 5.1 脉冲异步时序逻辑电路的分析第三步：列状态表。设电路的初始态y2 y1 = 00，根据电路的次态方程和电路运行填写次态，如表5-3所示。在外部输入信号CP作用下加1计数。 第5章 同步时序逻辑电

11、路 5.1 脉冲异步时序逻辑电路的分析5.2.2脉冲异步时序逻辑电路的设计 不允许有两个或两个以上外部输入同时为“1”，所以，在形成原始状态图和原始状态表时，如果有多个输入信号，只要考虑一个输入信号为“1”的情况。将两个或者两个以上输入端同时为“1”的情况作为无关条件处理。表5-5 J-K触发器激励表 第5章 同步时序逻辑电路 5.1 脉冲异步时序逻辑电路的分析表5-6 T触发器激励表 表5-7 D触发器激励表 第5章 同步时序逻辑电路 5.1 脉冲异步时序逻辑电路的分析例 5-3 用T触发器设计一个异步模8加1计数器，该计数器对输入端x的脉冲进行计数，当收到第8个脉冲时，输出端Z = 1。

12、解：该电路的状态数量和状态转换关系比较清楚，可直接画出状态图和状态表。模8加1计数器也就是“逢八进一” 计数器。第1步，画出状态图和状态表。状态图如图5-7所示，状态表如表5-8所示。卡诺图化简后得到的激励函数和输出函数表达式为C2 = x y1 y0 T2 = 1 C1 = x y0 T1 =1 C0 = x T0 = 1 Z = x y2 y1 y0卡诺图化简后得到的激励函数和输出函数表达式为C2 = x y1 y0 T2 = 1 C1 = x y0 T1 =1 C0 = x T0 = 1 Z = x y2 y1 y0第3步，画出逻辑电路图。 例5-4 用D触发器设计一个接收“x1 - x

13、2 - x2”序列检测器。解：该电路的功能如图5-9所示。 序列检测器有两个外部输入端x1和x2，一个外部输出端Z。当外部输入端x1输入一个脉冲后，外部输入端x2连续输入两个脉冲，输出端Z由“0”变为“1”。输出端“1”信号一直维持到最好的情况: 外部输入端x1或x2再出现脉冲时，才由“1”变为“0”。第1步，画出原始状态图和状态表。 第2步，状态化简。用隐含表法化简表5-10状态表，状态表中的状态之间没有等效状态，表5-11是最小化状态表。第3步，状态编码。最小化状态表中有4个状态，需要用两位二进制代码y2、y1表示。根据状态编码原则，状态分配方案如表5-11所示。由表5-10和表5-11得到二进制状态表，如表5-12所示。表5-11 二进制状态分配表 表5-12 二进制状态表表5-13 激励函数和输