乐曲演奏电路设计-正文

1、目录 TOC o 1-5 h z u HYPERLINK l _Toc326954466 1、EDA技术发展及介绍 PAGEREF _Toc326954466 h 1 HYPERLINK l _Toc326954467 1.1EDA技术的介绍 PAGEREF _Toc326954467 h 1 HYPERLINK l _Toc326954468 1.2 EDA技术的发展 PAGEREF _Toc326954468 h 1 HYPERLINK l _Toc326954469 1.3 VHDL硬件描述语言的特点 PAGEREF _Toc326954469 h 2 HYPERLINK l _Toc3

2、26954470 2、总体方案设计 PAGEREF _Toc326954470 h 4 HYPERLINK l _Toc326954471 2.1设计内容 PAGEREF _Toc326954471 h 4 HYPERLINK l _Toc326954472 2.2设计方案比较 PAGEREF _Toc326954472 h 4 HYPERLINK l _Toc326954473 2.3方案论证 PAGEREF _Toc326954473 h 5 HYPERLINK l _Toc326954474 3、单元模块设计 PAGEREF _Toc326954474 h 7 HYPERLINK l _

3、Toc326954475 3.1晶振电路 PAGEREF _Toc326954475 h 7 HYPERLINK l _Toc326954476 3.2电源电路 PAGEREF _Toc326954476 h 8 HYPERLINK l _Toc326954477 3.3七段数码管显示电路 PAGEREF _Toc326954477 h 9 HYPERLINK l _Toc326954478 3.4 蜂鸣器电路 PAGEREF _Toc326954478 h 10 HYPERLINK l _Toc326954479 4、特殊器件的介绍 PAGEREF _Toc326954479 h 11 HY

4、PERLINK l _Toc326954480 4.1 CPLD器件介绍 PAGEREF _Toc326954480 h 11 HYPERLINK l _Toc326954481 4.2 FPGA器件介绍 PAGEREF _Toc326954481 h 11 HYPERLINK l _Toc326954482 4.3 EPM240T100C5器件 PAGEREF _Toc326954482 h 12 HYPERLINK l _Toc326954483 5、软件实现 PAGEREF _Toc326954483 h 13 HYPERLINK l _Toc326954484 5.1软件设计 PAGE

5、REF _Toc326954484 h 13 HYPERLINK l _Toc326954485 6、系统仿真及调试 PAGEREF _Toc326954485 h 17 HYPERLINK l _Toc326954486 6.1仿真 PAGEREF _Toc326954486 h 17 HYPERLINK l _Toc326954487 6.2 调试 PAGEREF _Toc326954487 h 19 HYPERLINK l _Toc326954488 7、总结 PAGEREF _Toc326954488 h 20 HYPERLINK l _Toc326954489 7.1设计小结 PAG

6、EREF _Toc326954489 h 20 HYPERLINK l _Toc326954490 7.2设计收获 PAGEREF _Toc326954490 h 20 HYPERLINK l _Toc326954491 7.3设计改进与功能扩展 PAGEREF _Toc326954491 h 20 HYPERLINK l _Toc326954492 7.4 致谢 PAGEREF _Toc326954492 h 21 HYPERLINK l _Toc326954493 8、参考文献 PAGEREF _Toc326954493 h 22 HYPERLINK l _Toc326954494 附录一

7、：电路原理图 PAGEREF _Toc326954494 h 23 HYPERLINK l _Toc326954495 附录二：Technology map PAGEREF _Toc326954495 h 241、EDA技术发展及介绍1.1EDA技术的介绍EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的计算机软件系统。EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果

8、，进行电子产品的自动设计。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。EDA设计可分为系统级、电路级和物理实现

9、级。 1.2 EDA技术的发展 EDA技术的发展始于70年代，至今经历了三个阶段。电子线路的CAD(计算机辅助设计)是EDA发展的初级阶段，是高级EDA系统的重要组成部分。它利用计算机的图形编辑、分析和存储等能力，协助工程师设计电子系统的电路图、印制电路板和集成电路板图;采用二维图形编辑与分析，主要解决电子线路设计后期的大量重复性工作，可以减少设计人员的繁琐重复劳动，但自动化程度低，需要人工干预整个设计过程。这类专用软件大多以微机为工作平台，易于学用，设计中小规模电子系统可靠有效，现仍有很多这类专用软件被广泛应用于工程设计。80年代初期，EDA技术开始技术设计过程的分析，推出了以仿真(逻辑模拟

10、、定时分析和故障仿真)和自动布局与布线为核心的EDA产品，这一阶段的EDA已把三维图形技术、窗口技术、计算机操作系统、网络数据交换、数据库与进程管理等一系列计算机学科的最新成果引入电子设计，形成了CAE计算机辅助工程。也就是所谓的EDA技术中级阶段。其主要特征是具备了自动布局布线和电路的计算机仿真、分析和验证功能。其作用已不仅仅是辅助设计，而且可以代替人进行某种思维。CAE这种以原理图为基础的EDA系统，虽然直观，且易于理解，但对复杂的电子设计很难达到要求，也不宜于设计的优化。 所以，90年代出现了以自动综合器和硬件描述语言为基础，全面支持电子设计自动化的ESDA(电子系统设计自动化)，即ED

11、A阶段、也就是目前常说的EDA.过去传统的电子系统电子产品的设计方法是采用自底而上(Bottom_ Up)的程式，设计者先对系统结构分块，直接进行电路级的设计。这种设计方式使设计者不能预测下一阶段的问题，而且每一阶段是否存在问题，往往在系统整机调试时才确定，也很难通过局部电路的调整使整个系统达到既定的功能和指标，不能保证设计一举成功。EDA技术高级阶段采用一种新的设计概念:自顶而下(Top_ Down)的设计程式和并行工程(Concurrent engineering)的设计方法，设计者的精力主要集中在所要电子产品的准确定义上，EDA系统去完成电子产品的系统级至物理级的设计。此阶段EDA技术的

12、主要特征是支持高级语言对系统进行描述，高层次综合(High Level Synthesis)理论得到了巨大的发展，可进行系统级的仿真和综合。1.3 VHDL硬件描述语言的特点与其他硬件描述语言相比，VHDL具有以下特点：(1)功能强大、设计灵活。VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。(2)支持广泛、易于修改

13、。由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。(3)强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高

14、层次的系统模型。(4)独立于器件的设计、与工艺无关。设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。(5)很强的移植能力，易于共享和复用。VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。发展趋势：目前有多种EDA工具支持采用VHDL进行电路综合、仿真以及实现。一些可编程器件生产商将使用VHDL进行电路设计

15、所需的多种EDA工具集成为统一的开发平台提供给用户，进行针对本公司可编程器件产品的开发，从而使整个设计流程更加简捷和易于使用。目前比较常见的是Altera公司的QuartusII 和Xilinx 公司的ISE开发平台。2、总体方案设计2.1设计内容用FPGA器件驱动蜂鸣器演奏“梁祝”片段。一首乐曲包含三个要素：乐曲声音频率，发音时间的长短，停顿的时间。按照图1乐谱，设计相应电路控制speaker信号的方波频率，某一频率持续时间长短，各频率间间隔大小，就可以推动蜂鸣器演奏乐曲。 图1-1 “梁祝”片段乐谱电路功能模块为：1、用分频电路产生不同频率方波；2、利用计数器实现speaker信号频率选择

16、，某一频率持续时间长短，各频率间间隔大小。 2.2设计方案比较扬声器电路AT89S52单片机电源电路方案一：由单片机AT89S52来实现乐曲演奏电路的设计，外围电源采用+5V电源供电，时钟由12MHZ的晶振产生，通过按键的状态来检测乐曲演奏状态，中央处理器由AT89S52单片机来完成，乐曲演奏状态由七段数码管来模拟。这种方案，结构简单容易掌握，各部分电路实现起来都非常容易，在传统的乐曲演奏设计中也应用得较为广泛，技术成熟。其原理框图如图2-1所示：晶振电路数码管显示电路 图2-1单片原理实现框图方案二：基于现场可编程逻辑门阵列FPGA，通过EDA技术，采用VerilogHDL硬件描述语言实现乐

17、曲演奏电路设计。程序设计思想为：1、用分频电路产生不同频率方波；2、利用计数器实现speaker信号频率选择，某一频率持续时间长短，各频率间间隔大小。其框图如图2-2所示：2分频器反馈预置计数器 6MHz 扬声器 音符显示曲谱产生 4Hz数码管 图2-2乐曲演奏电路原理框图1方案三：基于现场可编程逻辑门阵列FPGA，通过EDA技术2采用VerilogHDL硬件描述语言实现乐曲演奏电路设计。程序设计思想为：顶层结构所包含的模块分别有音调发生器(ydfsq)模块、音调编码器(ydbmq)模块、手动自动选择(bmux)模块及数控分频器(skfpq)模块。其框图如图2-3所示：基准时钟6MHz模式选择

18、 auto手动输入FPGA时钟电路数控分频器电路音乐节拍产生电路音调编码电路4Hz6MHz扬声器数码管图3-2乐曲演奏电路原理框图22.3方案论证根据声乐知识，产生音乐的两个因素是音乐频率的持续时间，音乐的十二平均率规定，每两个八音度之间的频率相差一倍，在两个八音度之间，又可分为12个半音。每两个半音的频率比为4。另外，音名A（乐谱中的低音6）的频率为440HZ，音名B到C之间，E到F之间为半音，其余为全音。由此可以计算出乐谱中从低音1到高音1之间每个音名的频率如图2-1-1所示：表2-1 简谱中的音名与频率的关系表2-1 简谱中的音名与频率的关系音名频率（Hz）音名频率（Hz）音名频率（Hz

19、）低音1261.63中音1523.25高音11046.50低音2293.67中音2587.33高音21174.66低音3329.63中音3659.25高音31381.51低音4349.23中音4698.46高音41396.92低音5391.99中音5783.99高音51567.98低音6440中音6880高音61760低音7439.88中音7987.76高音71975.52通过方案一二三的比较，可以看出方案一二的设计使用分立元件电路较为多，因此会增加电路调试难度，且电路的不稳定性也会随之增加，而采用FPGA芯片实现的电路，由于在整体性上较好，在信号的处理和整个系统的控制中,FPGA的方案能大大

20、缩减电路的体积,提高电路的稳定性。此外其先进的开发工具使整个系统的设计调试周期大大缩短，一般来讲，同样的逻辑，基于FPGA要比基于单片机要快很多，因为它们工作的原理是完全不同的。单片机是基于指令工作的，同样的激励到达单片机后，单片机首先要判断，然后读取相应的指令，最后作出相应，这每一步都是需要在单片机的时钟驱动下一步步的进行。而基于FPGA则是把相应的逻辑“暂时”固化为硬件电路了，它对激励作出的响应速度就是电信号从FPGA的一个管脚传播另一个管脚的传播速度，当然这指的是异步逻辑，同时电信号也要在芯片内进行一些栅电容的充放电动作，但这些动作都是非常非常快的。 2.4方案选择结合现代EDA的整体性

21、能的提升，也对其各个部件的性能提出了更高的要求，尤其在现代SOC技术的引领下，人们对低故障、高实时、高可靠、高稳定的性能更加青睐，结合本设计的要求及综合以上比较的情况，我们选择了方案二进行设计。3、单元模块设计本设计由现场可编程门矩阵（FPGA）作为控制芯片，通过VreilogHDL硬件描述语言设计，按功能逐层分割实现层次化的设计。总体设计方案为1、用分频电路产生不同频率方波；2、利用计数器实现speaker信号频率选择，某一频率持续时间长短，各频率间间隔大小。下面介绍主要模块的功能及作用。3.1晶振电路图3-1晶振电路采用有源晶振作为时钟信号源，它是一个完整的振荡器，其内部除了石英晶体外还有

22、阻容软件和晶体管，有源晶振信号质量好，比较稳定，而且连接方式比较简单。主要是作为电源滤波，通常使用的为一个电容和电感组成的PI型滤波网络，输出端使用一个小阻值电阻过滤信号。串电阻可减小反射波，避免反射波叠加引起过冲，减少谐波以及阻抗匹配，减小回波干扰及导致的信号过冲。有源晶振不需要DSP的内部振荡器，信号质量好，比较稳定，而且连接方式相对简单（主要是做好电源滤波，通常使用一个电容和电感构成的PI型滤波网络，输出端用一个小阻值的电阻过滤信号即可），不需要复杂的配置电路。有源晶振通常的用法：一脚悬空，二脚接地，三脚接输出，四脚接电压。相对于无源晶体，有源晶振的缺陷是其信号电平是固定的，需要选择好合

23、适输出电平，灵活性较差，而且价格高。对于时序要求敏感的应用，个人认为还是有源的晶振好，因为可以选用比较精密的晶振，甚至是高档的温度补偿晶振。有些DSP内部没有起振电路，只能使用有源的晶振，如TI 的6000系列等。有源晶振相比于无源晶体通常体积较大，但现在许多有源晶振是表贴的，体积和晶体相当，有的甚至比许多晶体还要小。20MHz以下的晶体晶振基本上都是基频的器件，稳定度好，20MHz以上的大多是谐波的（如3次谐波、5次谐波等等），稳定度差，因此强烈建议使用低频的器件，毕竟倍频用的PLL电路需要的周边配置主要是电容、电阻、电感，其稳定度和价格方面远远好于晶体晶振器件。由于本设计所用的为50MHZ

24、的晶振，而20MHz以下的晶体晶振基本上都是基频的器件，稳定度好，0MHz以上的大多是谐波的（如3次谐波、5次谐波等等），稳定度差，因此我们使选用频的器件，毕竟倍频用的PLL电路需要的周边配置主要是电容、电阻、电感，其稳定度和价格方面远远好于晶体晶振器件。3.2电源电路图3-2电源电路本设计中使用到了两个电源，FPGA芯片使用了2种电源，分别为3.3V I/O电源和V核心电源；由于FPGA的功率较大，在加上其他外围设备的需求，本实验开发平台上选用的3.3V电源芯片是EP2C8Q208C8N，该芯片能最大输出电流为3A，完全满足本实验平台的需求；1.2V和3.3V的电源电路分别如图3-2所示。3

25、.3 七段数码管显示电路 图3-3 七段数码管显示电路七段数码管和普通发光二极管的发光原理一样，为了进行直观显示而将普通发光二极管封装在一起，能够进行16进制数字显示；有共阳极和共阴极之分，共阳极就是此实验平台所使用的链接方式，在控制端输入底点平的时候发光，在输入高电平的时候就不发光。3.4 蜂鸣器电路 图 3-4 蜂鸣器电路蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电，广泛应用于计算机、打印机、复印机、报警器、电子玩具、汽车电子设备、电话机、定时器等电子产品中作发声器件。蜂鸣器的分类 蜂鸣器主要分为压电式蜂鸣器和电磁式蜂鸣器两种类型。蜂鸣器的电路图形符号 蜂鸣器在电路中用字母“H”或

26、“HA”（旧标准用“FM”、“LB”、“JD”等）表示。根据蜂鸣器输入信号频率的不同决定了其发声不同的原理，接通电源后，振荡器产生的音频信号电流通过电磁线圈，使电磁线圈产生磁场。振动膜片在电磁线圈和磁铁的相互作用下，周期性地振动发声。由此可以来设计一个由数控分频器控制BUZZER发声的简单实验。数控分频器的预置值由乐曲的音调的值来决定，从而间接地控制BUZZER得发声频率。4、特殊器件的介绍4.1 CPLD器件介绍CPLD是Complex Programmable Logic Device的缩写，它是有最早的PLD器件发展形成的高密度可编程逻辑器件，它具有编程灵活、集成度高、设计开发周期短、适

27、用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点。 CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。许多公司都开发出了CPLD可编程逻辑器件。比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品。如 Altera公司的MAXII器件，就是其极具代表性的一类CPLD器件，是有史以来功耗最低、成本最低的CPLD。MAX II CPLD基

28、于突破性的体系结构，在所有CPLD系列中，其单位I/O引脚的功耗和成本都是最低的。 Altera公司的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX结构，采用CMOS EPROM工艺制造的。该系列的器件具有一定得典型性，其他结构都与此结构非常的类似。它包括逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和IO控制部分。由于大多数CPLD是基于乘积项的“与或”结构，故适合设计组合逻辑电路。4.2 FPGA器件介绍FPGA(FieldProgrammable Gate Array)可以达到比PLD更高的集成度，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展起来

29、的，具有更复杂的布线结构和逻辑实现。PLD器件和FPGA的主要区别在于PLD是通过修改具有固定内连电路得逻辑功能来进行编程，而FPGA是通过修改一根或多根分割宏单元的基本功能块的内连线的布线来进行编程。它一般由可嵌入式阵列块（EAB）、逻辑阵列块（LAB）、快速互联通道(Fast Track)、IO单元（IOE）组成。Altera Cyclone II 采用全铜层、低K值、1.2伏SRAM工艺设计，裸片尺寸被尽可能最小的优化。采用300毫米晶圆，以TSMC成功的90nm工艺技术为基础，Cyclone II 器件提供了4,608到68,416个逻辑单元（LE），并具有一整套最佳的功能，包括嵌入式

30、18比特x18比特乘法器、专用外部存储器接口电路、4kbit嵌入式存储器块、锁相环（PLL）和高速差分I/O能力。Cyclone II 器件扩展了FPGA在成本敏感性、大批量应用领域的影响力，延续了第一代Cyclone器件系列的成功。由于FPGA是基于查找表（LUT）结构的器件，且每个LAB由10个LE组成，一个LE由LUT和寄存器组成，适合于时序逻辑电路的设计。4.3 EPM240T100C5器件其引脚图如图4-3所示 图4-3 EPM240T100C5基于成本优化的0.18微米6层金属Flash工艺，MAX II器件系列具有CPLD所有的优点，例如非易失性、即用性、易用性和快速传输延时性。

31、以满足通用性，低密度逻辑应用为目标，MAX II器件成为接口桥接、I/O扩展、器件配置和上电顺序等应用最理想的解决方案。除这些典型的CPLD应用之外，MAX II器件还能满足大量从前在FPGA、ASSP和标准逻辑器件中实现的低密度可编程逻辑需求。5、软件实现通过至顶向下（TOP-DOWN）的设计方法，我们对电路的设计要求作了分析，从电路要实现的功能着手，逐层分析电路设计的步骤，再具体到各个模块的设计实现以及各模块实现方案的选择。从本设计的电路要求，我们分析了需要实现一个输入状态的编码，以及对循环点亮灯的方式的选择，综合这两种状态控制输出信号的状态变化。软件设计流程图：扬声器2分频器反馈预置计数

32、器数码管音符显示曲谱产生图6-1软件设计流程图5.1软件设计module song(clk_6MHz,clk_4Hz,speaker,gaoyin,zhongyin,diyin);input clk_6MHz,clk_4Hz;output speaker; output3:0 gaoyin,zhongyin,diyin;reg speaker; reg3:0 gaoyin,zhongyin,diyin; reg7:0 counter;reg13:0 divider,origin; wire carry;assign carry=(divider=16383);always (posedge c

33、lk_6MHz)begin if(carry) divider=origin;else divider=divider+1;endalways (posedge carry)begin speaker=speaker;end/2分频产生方波信号always (posedge clk_4Hz) begin case(gaoyin,zhongyin,diyin) /分频比预置b000000000011:origin=7281;b000000000101:origin=8730;b000000000110:origin=9565;b000000000111:origin=10310;b0000000

34、10000:origin=10647;b000000100000:origin=11272;b000000110000:origin=11831;b000001010000:origin=12556;b000001100000:origin=12974;b000100000000:origin=13516;b000000000000:origin=16383;endcase endalways (posedge clk_4Hz) beginif(counter=63) counter=0;/计时，以实现循环演奏else counter=counter+1;case(counter)/记谱0:g

35、aoyin,zhongyin,diyin=b000000000011;/低音31:gaoyin,zhongyin,diyin=b000000000011;/持续4个时钟节拍2:gaoyin,zhongyin,diyin=b000000000011;3:gaoyin,zhongyin,diyin=b000000000011;4:gaoyin,zhongyin,diyin=b000000000101;/低音55:gaoyin,zhongyin,diyin=b000000000101;/发3个时钟节拍6:gaoyin,zhongyin,diyin=b000000000101;7:gaoyin,zho

36、ngyin,diyin=b000000000110;/低音68:gaoyin,zhongyin,diyin=b000000010000;/中音19:gaoyin,zhongyin,diyin=b000000010000;/发3个时钟节拍10:gaoyin,zhongyin,diyin=b000000010000;11:gaoyin,zhongyin,diyin=b000000100000;/中音212:gaoyin,zhongyin,diyin=b000000000110;/低音613:gaoyin,zhongyin,diyin=b000000010000;14:gaoyin,zhongyin

37、,diyin=b000000000101;15:gaoyin,zhongyin,diyin=b000000000101;16:gaoyin,zhongyin,diyin=b000001010000;/中音517:gaoyin,zhongyin,diyin=b000001010000;/发3个时钟节拍18:gaoyin,zhongyin,diyin=b000001010000;19:gaoyin,zhongyin,diyin=b000100000000;/高音120:gaoyin,zhongyin,diyin=b000001100000;21:gaoyin,zhongyin,diyin=b000

38、001010000;22:gaoyin,zhongyin,diyin=b000000110000;23:gaoyin,zhongyin,diyin=b000001010000;24:gaoyin,zhongyin,diyin=b000000100000;/中音225:gaoyin,zhongyin,diyin=b000000100000;/持续11个时钟节拍26:gaoyin,zhongyin,diyin=b000000100000;27:gaoyin,zhongyin,diyin=b000000100000;28:gaoyin,zhongyin,diyin=b000000100000;29:

39、gaoyin,zhongyin,diyin=b000000100000;30:gaoyin,zhongyin,diyin=b000000100000;31:gaoyin,zhongyin,diyin=b000000100000;32:gaoyin,zhongyin,diyin=b000000100000;33:gaoyin,zhongyin,diyin=b000000100000;34:gaoyin,zhongyin,diyin=b000000100000;35:gaoyin,zhongyin,diyin=b000000110000;/中音336:gaoyin,zhongyin,diyin=b

40、000000000111;/低音737:gaoyin,zhongyin,diyin=b000000000111;38:gaoyin,zhongyin,diyin=b000000000110;/低音639:gaoyin,zhongyin,diyin=b000000000110;40:gaoyin,zhongyin,diyin=b000000000101;/低音541:gaoyin,zhongyin,diyin=b000000000101;42:gaoyin,zhongyin,diyin=b000000000101;43:gaoyin,zhongyin,diyin=b000000000110;/低

41、音644:gaoyin,zhongyin,diyin=b000000010000;/中音145:gaoyin,zhongyin,diyin=b000000010000;46:gaoyin,zhongyin,diyin=b000000100000;/中音247:gaoyin,zhongyin,diyin=b000000100000;48:gaoyin,zhongyin,diyin=b000000000011;/低音349:gaoyin,zhongyin,diyin=b000000000011;50:gaoyin,zhongyin,diyin=b000000010000;/中音151:gaoyin

42、,zhongyin,diyin=b000000010000;52:gaoyin,zhongyin,diyin=b000000000110;53:gaoyin,zhongyin,diyin=b000000000101;/低音554:gaoyin,zhongyin,diyin=b000000000110;55:gaoyin,zhongyin,diyin=b000000010000;/中音156:gaoyin,zhongyin,diyin=b000000000101;/低音557:gaoyin,zhongyin,diyin=b000000000101;/持续8个时钟节拍58:gaoyin,zhong

43、yin,diyin=b000000000101;59:gaoyin,zhongyin,diyin=b000000000101;60:gaoyin,zhongyin,diyin=b000000000101;61:gaoyin,zhongyin,diyin=b000000000101;62:gaoyin,zhongyin,diyin=b000000000101;63:gaoyin,zhongyin,diyin=b000000000101;endcaseendendmodule6、系统仿真及调试6.1仿真通过QuartusII软件，我进行了仿真，其仿真波形如下图：图6-1波形仿真图在上面的波形仿真图

44、中“gaoyin”、“zhongyin”、“diyin”分别对应乐曲中的“高音”、“中音”、“低音”。其中，clk_6MHz用于产生各种音阶的基准频率，clk_4Hz用于控制音长（节拍）的时钟频率，由于4Hz的频率太小，在仿真波形图上很难观察到结果，为了能观察到波形，我将clk_4Hz的频率改为4MHz，得到图6-1，由图可看出其输出波形所反映的乐谱与实际乐谱的规律是一致的，即实现了乐曲乐谱的仿真。在QuartusII软件中利用硬件描述语言描述电路后，用RTL Viewers生成的对应的电路图如下：6.2 调试在QuartusII软件中，通过对所设计的硬件描述语言代码进行波形仿真后，达到了预期效果，于是，我们在该软件上进行下载配置设置。在Assignments菜单下选中Devices，在Family栏选择ACEX1K，选中EPX74OLC4