第05章存储器及接口技术.ppt

1、微机原理与接口技术1第四章 存储器系统2第一节 概述3在现代计算机中，存储器是核心组成部分之一。因为有了它，计算机才具有“记忆”功能，才能把程序及数据的代码保存起来，才能使计算机系统脱离人的干预，而自动完成信息处理的功能。存储器的性能指标有：容量、速度和成本。容量：存储器系统的容量越大，表明其能够保存的信息量越多，相应计算机系统的功能越强；速度：一般情况下，相对于高速CPU，存储器的存取速度总要慢12个数量级；成本：存储器的位成本也是存储器的重要性能指标。4在计算机系统中常采用三级存储器结构内存储器（使用半导体存储器芯片）Cache高速缓冲器内存储器（RAM和ROM）主机内存储器（硬盘、光盘）

2、后备移动存储器（磁带、光盘）外存储器(辅助存储器)55.1.2存储器分类 随着计算机系统结构的发展和器件的发展，存储器的种类日益繁多，分类的方法也有很多种。按数据存取方式分类直接存储器顺序体存储器随机存储器先进先出存储器多端口存储器存储器62）按照存储器件原理分类双极性TTL和单极性MOS3）按照存储原理分类RAM(Random Access Memory随机存取存储器)：每个存储单元内容既可以随时读出，又可以随时写入。访问所需时间基本固定，而与存储单元地址无关。计算机的内存主要采用随机存储器。随机存储器多采用MOS(金属氧化物半导体)型半导体集成电路芯片制成。易失性。DRAM（动态随机存取存

3、储器）SRAM（静态随机存取存储器）7ROM（Read Only Memory只读存储器）只能读出不能写入的存储器，它通常用来存放固定不变的程序、汉字字型库、字符及图形符号等。由于它和RAM分享主存的地址空间，所以仍属于主存的一部分。Mask ROM（掩膜ROM）PROM（Programmable ROM）和EPROM（Erasable Programmable ROM）Flash ROM（快擦除ROM，或闪速存储器）84）按照存储器件原理分类并行存储器和串行存储器5）按照存储原理分类6）按照数据存储状态分类95.1.3存储器性能指标1）芯片的容量：以存储1位二进制数（bit）为单位存储芯片容

4、量=单元数*数据位数单位：MB（1MB220字节）或GB（1GB230字节） 每个存储单元（一个字节）都有一个地址，CPU按地址对存储器进行访问 2）芯片的存取速度 在存储器地址被选定后，存储器读出数据并送到CPU（或者是把CPU数据写入存储器）所需要的时间 单位：ns（1ns = 10-9秒）5.1.4-5.1.5自学内容105.2存储器体系结构及工作原理在微型机系统中，存储器是很重要的组成部分，虽然存储器的种类很多，但它们在系统中的整体结构及读写的工作过程是基本相同的。一般情况下，一个存储器系统由以下几部分构成。1) 基本存储单元一个基本存储单元可以存放一位二进制信息，其内部有两个稳定且互

5、相对立的状态，并能够在外部对其状态进行识别和改变。11内存储器结构与工作过程示意图00000000000000000000000000000001存储单元（8位）地址寄存器地址译码器地址总线读写控制电路数据总线控制总线Write信号内存122) 存储体一个基本存储单元只能保存一位二进制信息，若要存放MN个二进制信息，就要用MN个基本存储单元，它们按一定的规则排列起来，这些由基本存储单元所构成的阵列称为存储体或存储矩阵。微机系统的内存是按字节组织的，每个字节由8个基本的存储单元构成，能存放8位二进制信息，CPU把这8位二进制信息作为一个整体来进行处理。133) 地址译码器由于存储器系统是由许多存

6、储单元构成的，每个存储单元存放8位二进制信息，每个存储单元都用不同的地址加以区分。CPU要对某个存储单元进行读/写操作，必须先通过地址总线，向存储器系统发出所需访问的存储单元的地址码。地址译码器的作用是用来接受CPU送来的地址信号并对它们进行译码，选择与地址码相对应的存储单元，以便对该单元进行操作。地址译码有两种方式：单译码和双译码。14单译码：适用于小容量存储器，存储器线性排列，以字选择线来选择某个字的所有位，特点是译码输出线较多。当地址码有10根时，有2101024根输出线，分别控制1024条字选择线。15双译码：存储器以矩阵的形式排列，将地址线分成两部分，对应的地址译码器也是两部分，即行

7、译码器和列译码器，行译码器输出行地址选择信号，列译码器输出列地址选择信号，行列选择线交叉处即为选中的内存单元。其特点是译码输出线较少，适合于较大的存储器系统。16例，将n根地址线分成MN，相应的存储单元为2M2N, 地址选择线共有2M+2N条, 大大小于2n条。2M选择线2N选择线174) 片选与读写控制信号片选信号用以实现芯片的选择，对于一个芯片来说，只有片选信号有效，才能对其进行读写操作。应首先使芯片的片选信号有效(大地址)，才能选择其中的存储单元进行操作。读写控制信号用来实现对存储器中数据的流向的控制。1812345输出地址地址选通读信号有效数据从内存输出数据到数据总线1912345输出

8、地址地址选通写信号有效数据进入内存数据从CPU到数据总线201、 静态RAM1) 基本存储单元T1，T2控制管T3，T4负载管T1截止，A=1(高电平) T2导通，B=0(低电平)T1导通，A=0(低电平) T2截止，B=1(高电平)双稳电路5.2.2读写存储器RAM在微机系统的工作过程中可以随时地对其中的各个存储单元进行读/写操作。21写过程X译码线为高, T5, T6导通；Y译码线为高, T7, T8导通; 数据信号从两边I/O输入, 使T1,T2分别导通或截止；X, Y译码信号消失, 存储单元状态稳定保持。T7, T8是公用的，不属于具体的存储单元。22读过程X译码线为高, T5, T6

9、导通；Y译码线为高, T7, T8导通; 数据信号从A, B输出, 送至两边的I/O线上，驱动差动放大器，判断信号值；4) X, Y译码信号消失, 存储单元状态保持不变。232) 静态RAM存储芯片Intel6116Intel6116是一种2K8的静态存储芯片，其最基本的存储单元是六管存储电路。11位地址线，2048个唯一地址，8位数据线。多译码方式。7根地址线用于行译码，4根用于列译码24CS为高电平，封锁与门，使输入输出缓冲器高阻，数据不能进行读写操作。CS为低电平，WE为低电平，写控制线有效，数据从CPU流向存储器。CS为低电平，OE为低电平，读控制线有效，数据从存储器流向CPU。252

10、、 动态RAM1) 基本存储单元字选线数据线由T1与C构成，当C充有电荷，存储单元为1，反之为0。依靠C的充放电原理来保存信息。写操作：字选线为高，T1导通，数据信息通过数据线进入存储单元；读操作：字选线为高，T1导通，C上的电荷输出到数据线上。分布电容电容C上的电荷会泄漏，所以要定时对存储单元进行刷新操作，补充电荷。2ms262) 动态RAM存储芯片Intel2164AIntel2164A是一种64K1的动态存储芯片，其最基本的存储单元是单管存储电路。8位地址线，1位数据线。存储单元为641024个，应该有16根地址线选择唯一的存储单元，由于封装的限制，该芯片只有8位数据线引脚，所以16位地

11、址信息分两次进行接收，相应的分别有行选通和列选通加以协调，在芯片内部，还有8位地址锁存器对一次输入的8位地址进行保存。由于有8位行地址选择线，8位列地址选择线，所以存储体为256256，分成4个128128的存储阵列。每存储阵列内的存储单元用7位行列地址唯一选择，再用剩下的1位行列地址控制I/O口进行4选1。27Intel2164A的外部结构A0A7:地址信号输入，分时接收CPU选送的行、列地址。DIN : 数据输入引脚DOUT:数据输出引脚：行地址选通，低电平有效，有效时表明芯片当前接收的是行地址。:读/写控制线, 低电平时, 写操作；高电平时, 读操作。：列地址选通，低电平有效，有效时表明

12、芯片当前接收的是列地址。此时， 应为低电平。N/C: 未用引脚281/128行、列译码器：分别用来接收7位的行、列地址，经译码后，从128128个存储单元中选择出一个确定的存储单元，以便进行读写操作。4个存储单元选中后，经过1位行列地址译码，通过I/O门选择1位输入输出。由列选通控制输出29行、列时钟缓冲器：用以协调行、列地址的选通信号128读出放大器：与4个128128存储阵列相对应，接收行地址选通的4128个存储单元的信息，经放大(刷新)后，再写回原存储单元。30刷新操作：由于存储单元中存储信息的电容上的电荷会泄漏，所以要在一定的时间内，对存储单元进行刷新操作，补充电荷。芯片内部有4个12

13、8单元的读放大器，在进行刷新操作时，芯片只接收从地址总线上发来的低7位的行地址，1次从4个128128的存储矩阵中各选中一行，共4128个单元，分别将其所保存的信息输出到4个128单元的读放大器中，经放大后，再写回原存储单元，这样实现刷新操作。31由列选通控制输出低7位高1位因此，在刷新操作中，只有行选通起作用，即芯片只读取行地址，由于列选通控制输出缓冲器，所以在刷新时，数据不会送到输出数据线DOUT上。321、掩膜ROM 掩膜ROM所保存的信息取决于制造工艺，一旦芯片制成后，用户是无法变更其结构的。这种存储单元中保存的信息，在电源消失后，也不会丢失，将永远保存下去。5.2.3只读存储器ROM

14、33若地址信号为00，则选中第一条字线，该线输出为1，若有MOS管与其相连，该MOS管导通，对应的位线就输出为0，若没有管子与其相连，输出为1，所以，选中字线00后输出为0110。同理，字线01输出为0101。342、可编程序的ROM ：PROM如果用户需要写入程序，则要通过专门的PROM写入电路，产生足够大的电流把要写入“1”的那个存储位上的二极管击穿，就意味着写入了“1”。读出的操作同掩膜ROM。这种存储器在出厂时，存储体中每条字线和位线的交叉处都是两个反向串联的二极管的PN结，字线与位线之间不导通，此时，意味着该存储器中所有的存储内容均为“0”。PN击穿式35熔丝式这种存储器在出厂时，熔

15、丝没有烧断，列线和Yxy接通此时，意味着该存储器中所有的存储内容均为“1”。如果用户需要写入程序，则要通过专门的OTPROM写入电路，将熔丝烧断，就意味着写入了“0”。36可擦除可编程序的ROM ：EPROM首先，栅极浮空，没有电荷，没有导电通道，漏源级之间不导电，表明存储单元保存的信息为“1”。如果在漏源级之间加上+25V的电压，漏源极被瞬间击穿，电子通过SiO2绝缘层注入到浮动栅，浮动栅内有大量的负电荷。当高电压去除后，由于浮动栅周围是SiO2绝缘层，负电荷无法泄漏，在N基体内感应出导电沟道。37导电沟道表明相应的存储单元导通，这时存储单元所保存的信息为“0”。一般情况下，浮动栅上的电荷不

16、会泄漏，并且在微机系统的正常运行过程中，其信息只能读出而不能改写。如果要清除存储单元中所保存的信息，就必须将浮动栅内的负电荷释放掉。用一定波长的紫外光照射浮动栅，负电荷可以获得足够的能量摆脱SiO2的包围，以光电流的形式释放掉，这时，原来存储的信息也就不存在了。38由这种存储单元所构成的ROM存储芯片，在其上方有一个石英玻璃的窗口，紫外线正是通过这个窗口来照射其内部电路而擦除信息的，一般擦除信息需用紫外线照射1520分钟。紫外线照射之后各单元都是初始状态0FFH39EPROM芯片Intel 2764Intel 2764是一种8K8的EPROM存储器芯片，其最基本的存储单元就是带有浮动栅的MOS

17、管，有13条地址线，8条数据线，地址信号采用双译码的方式来寻址存储单元。40四种工作方式： 读方式、编程方式、检验方式、备用方式。例：Intel 2764的工作方式信号端VPP CE OE PGM D7D0 VCC读方式编程方式检验方式备用方式未选中+5V 低 低 低 输出 +5V +12V 高 高 正脉冲 输入 +5V +12V 低 低 低 输出 +5V +5V 无关 无关 高 高阻 +5V +5V 高 无关 无关 高阻 +5V 41Intel 2764的使用42Intel 2764编程方式435.2.4非易失读/写存储器特点：无需紫外线擦除，无需编程器优点：可以在线读写，单电源两种接口类型

18、：并行、串行441、电可擦除可编程ROM EEPROM E2PROM原理与EPROM类似，当浮动栅上没有电荷时，漏源极不导电，数据信息为“1”，当浮动栅带上电荷，漏源极导通，数据信息为“0”。在第一级浮动栅上面增加了第二级浮动栅，当VG电压为正，电荷流向第一级浮动栅(编程)，当VG电压为负，电荷从浮动栅流向漏极(擦除)，这个过程要求电流极小，可用普通电源(5V)供给VG。45快擦型存储器(Flash Memory)快擦型存储器是不用电池供电的、高速耐用的非易失性半导体存储器，但价格较贵。快擦型存储器具有EEPROM的特点，又可在计算机内进行擦除和编程，它的读取瞬间与DRAM相似，而写时间与磁盘

19、驱动器相当。快擦型存储器可代替EEPROM，在某些应用场合还可取代SRAM，尤其是对于需要配备电池后援的SRAM系统，使用快擦型存储器后可省去电池。快擦型存储器还可用于激光打印机、条形码阅读器、各种一起设备易记计算机的外部设备中。465.3 存储器接口设计在连接中考虑的问题：1) CPU总线的负载能力一般输出线的直流负载能力为带一个TTL负载，故在小型系统中，CPU可以直接与存储器相连，而在较大的系统中，一般需要连接缓冲器做中介。2) CPU的时序和存储器的存取速度的配合问题考虑CPU和存储器的读写速度，必要时需设计电路使CPU加上固定的延时周期TW 。473) 存储器的地址分配和片选问题在一

20、个大型的系统中，存储器往往要由多片存储器芯片组成，要通过片选信号来合理设置每一片存储器芯片地址。4) 控制信号的连接不同的存储器芯片控制信号的定义各不相同，正确连接控制信号才能正确启动读写周期，使存储器正常工作。常用的控制信号有RD, WR, WAIT等。485.3.3存储器的地址选择存储器的寻址必须有两个部分： 低位地址线连到所有存储器芯片，实现片内寻址； 高位地址线通过译码器或线性组合后输出作为芯片的片选信号，实现片间寻址。三种存储器地址选择方法：1线性选择方式 2全译码选择方式 3部分译码选择方式 491.线性选择方式 无论ROM或RAM芯片，芯片引脚都包括地址线，数据线，读/写控制线和

21、片选CS线，只有片选信号CS有效时，才可能对该芯片进行操作。 例5-1 RAM芯片Intel 6264容量为8K8位，用2片静态RAM芯片6264，组成l6K8位的存储器系统。地址选择的方式是将地址总线低13位(A12A0)并行地与存储器芯片的地址线相连，而CS端与高位地址线相连。5051 为区分两不同的芯片，用A13A19中任一根地址线来控制，如图5-19所示，用A13来控制。A13为“0”选中#1芯片，A13为“1”选中#2芯片，此时#1芯片的段内地址为00001FFFH，#2芯片的地址为2000H3FFFH。 图示： 1：_0_ _ _ _ 2：_1_ _ _ _ 实际上，只要A130，

22、A14A19为任意值都选中#1芯片，而只要A131，A14A19都选中#2芯片，所以地址是重叠的。在一个段(64K)中，地址重叠区有4个： 4组地址可用于#1芯片寻址：00001FFFH，40005FFFH，80009FFFH，C000DFFFH 4组地址可用于#2芯片寻址：20003FFFH，60007FFFH，A000BFFFH，E000FFFFH 52 采用线性控制方式时，地址重叠，而且用不同的地址线作选片控制，地址分配不同。若上例用Al4作控制线，则它们的基本地址是： #1芯片：00001FFFH #2芯片：40005FFFH 图示： 1：_0_ _ _ _ 2：_1_ _ _ _ 此

23、时内存地址不连续。 线性选择特点：方式简单，节省译码电路，但地址分配重叠，且地址空间不连续。在存储容量较小且不要求扩充的系统中，线性选择法是一种简单经济的方法。532.全译码选择方式 将低位地址总线直接与各芯片的地址线相连之外，其余高位地址总线全部经过译码后作为各芯片的片选信号。 例5-2 假设一个微机系统的RAM容量为4K字节，采用lK8的RAM芯片，安排在64K空间的最低4K位置，A9A0作为片内寻址，Al5A10译码后作为芯片寻址，如图6-15所示，则4K芯片占用的地址空间分别为： _ _ _ _ 第一组：地址范围为000003FFH 第二组：地址范围为040007FFH 第三组：地址范

24、围为08000BFFH 第四组：地址范围为0C000FFFH 全译码方法特点：译码电路比较复杂，但所得的地址是唯一的连续的，并且便于内存扩充。 5455563.部分译码选择方式 部分译码选择方式是将高位地址线中的几位经过译码后作为片选控制，是线性选择法与全译码选择法的混合方式，通常采用3：8译码器74LSl38，其管脚图及真值表如下所示。57CBAY0Y1Y2Y3Y4Y5Y6Y7000111001010011100101110有n根地址线，最多可选通2n个地址5859 例 如果要设计一个8K8的存储器系统，采用2K8的RAM芯片4片，选用A10A0作为片内寻址，用A13A11作为74LSl38

25、的译码输入，利用输出端Y0Y3作为片选信号，其地址分配为： 第一片：000007FFH (Y0 :_00 0_ _ _) 第二片：08000FFFH (Y1 :_00 1_ _ _) 第三片：100017FFH (Y2 :_01 0_ _ _) 第四片：18001FFFH (Y3 :_01 1_ _ _) 在存储器的一段(64K)内，A14和A15可以任意选择，所以地址仍有重叠区。 图示： _CB A_ _ _ 60 若利用输出端Y4Y7作为片选信号，4片RAM芯片的地址分配又不同，分别为： 第一片：200027FFH (Y4 :_10 0_ _ _) 第二片：28002FFFH (Y5 :_

26、10 1_ _ _) 第三片：300037FFH (Y6 :_11 0_ _ _) 第四片：38003FFFH (Y7 :_11 1_ _ _) 部分译码方式的特点：可寻址空间比线性选择范围大，比全译码选择方式的地址空间要小。部分译码方式的译码器比较简单，但地址扩展受到一定的限制，并且出现地址重叠区。使用不同信号作片选控制信号时，它们的地址分配也将不同，此方式经常应用在设计较小的微型计算机系统中。 61 总之，CPU与存储器相连时：将低位地址线连到存储器所有芯片的地址线上，实现片内选址。将高位地址线单独选用(线选法)或经过译码器(部分译码或全译码)译码输出控制芯片的选片端，以实现芯片间寻址。

27、连接时要注意地址分布及重叠区。 625.3.1存储器芯片的扩展1) 存储器芯片的位扩充如果CPU的数据线为8位，而存储器的一个存储单元中只有4bit数据，这时，就要用两片这样的存储芯片通过位扩充的方式满足CPU系统的要求。例：用1K4的2114芯片构成1K8的存储器系统分析：1K4有10根地址线，4根数据线，而要求的存储器系统1K8需要有10根地址线，8根数据线，所以，用2片2114组成，其地址线一一对应接在一起，数据线则分高4位低4位分别接在系统的数据线上，2片2114地址一样。63第1步：将存储器芯片的10根地址线连接在一起，并与CPU的低位地址一一相连。64第2步：将1号芯片的4位数据线

28、与CPU的低4位连接，将2号芯片的4位数据线与CPU的高4位连接，形成8位数据线。65第3步：将1号芯片和2号芯片的读写控制线相连，并与CPU的WR(写有效)相连。66存储器地址分配片1与片2的地址是一样的，对CPU来说，当A10,A11均为0时，Y0有效，即片选有效，选中这两片存储器。地址码地址范围A15A12A11A10A9A8A0000000000H000010001H0011103FFH67第4步：用CPU的高端地址译码产生片选信号，同时，用CPU的M/IO信号控制译码器输出，只有当执行读写存储器的指令时片选才有效。682) 存储器芯片的字扩充存储器芯片内每个存储单元的位数满足存储器数

29、据线的要求，但每个芯片的容量不够，这时，也需要多片芯片连接，合成一个大的存储系统。例：用2K8的2716组成8K8的存储器系统。分析：2K8有11根地址线，8根数据线，而要求的存储器系统8K8需要有13根地址线，8根数据线，所以，用4片2716组成，其低位地址线、数据线一一对应接在一起，而CPU的高2位地址作为译码器的输入信号，译码器输出4位线分别连接4个芯片的片选端，使4个芯片的地址范围不重复。69第1步：将存储器芯片的11根地址线连接在一起，并与CPU的低11位地址一一相连；将存储器的8位数据线一一相连，并与CPU的数据总线连接在一起。70第2步：将存储器芯片的读允许OE线连接在一起，并与

30、CPU的读控制线RD相连；71第3步：将CPU的2根高位地址线经过译码产生4种输出分别控制4片2716的片选端，使其分占不同的存储空间；同时用CPU的M/IO信号控制译码器输出，只有当进行存储器操作时，选中的地址空间才有效。72存储器地址分配存储器的地址线一致，所不同的只有片选端。A12,A11A10A9A8,A7A6A5A4,A3A2A1A02716(1)00000000000000000H000000000010001H000000000100002H1111111111007FEH1111111111107FFH73A12,A11A10A9A8,A7A6A5A4,A3A2A1A02716(2)01000000000000800H000000000010801H000000000100802H111111111100FFEH111111111110FFFH74A12,A11A10A9A8,A7A6A5A4,A3A2A1A02716(3)10000000000001000H000000000011001H000000000101002H1111111111017FEH1111111111117FFH75A12,A11A10A9A8,A7A6A5A4,A3A2A1A02716(4)11000000000001800H000000000011