数字电子技术：ch04-2 组合逻辑电路

1、4.4 若干典型的组合逻辑集成电路4.4.1 编码器4.4.2 译码器/数据分配器4.4.3 数据选择器4.4.4 数值比较器4.4.5 算术运算电路4.4 若干典型的组合逻辑集成电路编码器的分类：普通编码器优先编码器 普通编码器：任何时候只允许输入一个有 效编码信号，否则输出就会发生混乱。 允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。1、) 编码器 (Encoder)的概念与分类编码：赋予二进制代码特定含义的过程称为编码。如：ASCII码中，用1000001表示字母A等4.4.1 编码器编码器：具有实现

2、编码功能的逻辑电路。二进制编码器的结构框图普通二进制编码器1、编码器的工作原理 I0 I1 Yn-1 Y0 Y1 1n2-I二进制 编码器 2n个 输入 n位二进制码输出 能将每一个编码输入信号变换为不同的二进制的代码输出。 如8线-3线编码器：将8个输入的信号分别编成 8个3位二进制数码输出。如BCD编码器：将10个编码输入信号分别编成10个4位码输出。4.4 若干典型的组合逻辑集成电路4.4.1 编码器(1) 4线2线普通二进制编码器 （a）逻辑框图4输入二进制码输出1、编码器的工作原理4.4 若干典型的组合逻辑集成电路编码器的输入为高电平有效。1000010000100001Y0Y1I3

3、I2I1I0 （2）逻辑功能表11 0110004.4.1 编码器(1) 同时为“1”的问题(两个以上输入为1情况）如：I2 = I3 = I1= I0= 1时, Y1Y0 =00 (2) 同时为“0”的问题如： I2 = I3 = I1= I0= 0时, Y1Y0 =00 4.4 若干典型的组合逻辑集成电路同时为“1”的问题和同时为“0”的问题无法输出有效编码。结论：普通编码器不能同时输入两个已上的有效编码信号一种解决同时为“1”的问题的要设计：优先编码器 I0 I1 I2 I3 Y0 Y1 (2)优先编码器线(42 线优先编码器)（设计）（1）列出功能表输 入输 出I0I1I2I3Y1Y0

4、100000100011010111高低（2）写出逻辑表达式画出逻辑电路（略） 输入编码信号高电平有效，输出为二进制代码，输入编码信号优先级从高到低为I0I3 输出为Y1 Y04.4 若干典型的组合逻辑集成电路但没有解决同时为“0”的问题当：I2 = I3 = I1= I0= 0时, Y1Y0 =00 3321IIIY+=33210IIIIY+=要解决上述问题需加约束条件优先编码方法虽然解决了同时为“1”的问题4.4 若干典型的组合逻辑集成电路 111010110001000001Y0Y1I3I2I1I0输 出输 入GS00000001111解决同时为“0”的问题当所有的输入都为0时I2 =

5、I3 = I1= I0= 0时GS=0 , Y1Y0 =00 GSI0 I1 I2 I3 Y0 Y1 (2.) 键盘输入8421BCD码编码器（分析）代码输出使能标志 编码输入 输 入输 出S0S1S2S3S4S5S6S7S8S9ABCDGS111111111100000111111111010011111111110110001111111101101111111111011101101111110111101011111101111101001111011111100111110111111100101101111111100011011111111100001该编码器为输入低电平有效2.

6、 键盘输入8421BCD码编码器功能表 优先编码器CD4532的示意框图、引脚图2 集成电路编码器4.4 若干典型的组合逻辑集成电路（B ）引脚图（A）示意图CD4532电路图4.4 若干典型的组合逻辑集成电路IOS000000000011111 优先编码器CD4532功能表为什么要设计GS、EO输出信号？输 入输 出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO00000010000000000001111111010111010100110110100011001010000101110100000101010100000010011010000000100010用二片CD453

7、2构成16线-4线优先编码器,其逻辑图如下图所示，试分析其工作原理。 两片都无编码输出。00 0 0 0 0 00000000000 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 若无有效电平输入 0 1 1 1若有效电平输入

8、1 0 0 0 10 0 0 0 0 0 1 0- - - - - -.0 0 0 0 0 0 0 10 0 0 0 0 0 0 00 0 0 0 0 0 0 0- - - - - -0 0 0 0 0 0 0 0 0 0 0 00 0 0 0 0 0 0 00 0 0 0 0 0 0 11 0 0 0 0 0 0 0L0 L1 L2 GS L3 。11010100011 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2

9、 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 GS2 GS1 G3 G2G1 G0 0。100若有效电平输入 1 0 0 0 1 1 1 1 1 0 0 1-0 0 0 0 0 0 0 00 0 0 0 0 0 0 10 0 0 0 0 0 1 0- - - - - -1 0 0 0 0 0 0 01100000 0 0 0 0 0 0 0- - - - - -0 0 0 0 0 0 0 0 若无有效电平输入2 译码器的分类： 译码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号.(即电路的某种状态

10、)1 译码器的概念与分类译码器：具有译码功能的逻辑电路称为译码器。唯一地址译码器将一系列代码转换成与之一一对应的有效信号。 代码变换器将一种代码转换成另一种代码。 二进制译码器 二十进制译码器显示译码器常见的唯一地址译码器： 4.4.2 译码器/数据分配器（1.） 二进制译码器n 个输入端使能输入端2n个输出端设输入端的个数为n，输出端的个数为M则有 M=2n2、 集成电路译码器2线 - 4线译码器的逻辑电路(分析） 4.4.2 译码器/数据分配器011111010110101101100111000011111Y3Y2Y1Y0A0A1E输出输 入功能表(1)(1)(1)(1)(0)(0)(0

11、)(a) 74HC139集成译码器 （ 2线 - 4线译码器）(1. )二进制译码器4.4.2 译码器/数据分配器011111010110101101100111000011111Y3Y2Y1Y0A0A1E输出输 入功能表逻辑符号说明逻辑符号框外部的符号，表示外部输入或输出信号名称，字母上面的“”号说明该输入或输出是低电平有效。符号框内部的输入、输出变量表示其内部的逻辑关系。在推导表达式的过程中，如果低有效的输入或输出变量(如)上面的“”号参与运算(如E变为E )，则在画逻辑图或验证真值表时，注意将其还原为低有效符号。 (b) 74HC138(74LS138)集成译码器（ 3线 - 8线译码器

12、） 引脚图逻辑图4.4.2 译码器/数据分配器Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74HC138集成译码器000100010逻辑图0Y 1YY2 Y3 Y4 Y5 Y6 Y7 74HC138集成译码器功能表0111111111100110111111011001110111111010011110111100100111110111110001111110110100011111110110000111111110000001111111110111111111X111111111A2E3输 出输 入A1A01101111111111001101111110110011101111

13、110100111101111001001111101111100011111101101000111111101100001111111100000011111111011111111X111111111A2E3输 出输 入A1A01、已知下图所示电路的输入信号的波形试画出译码器输出的波形。译码器的应用000000000000000000000000000111111111111111111111111111111100000000000000000002、译码器的扩展用74X139和74X138构成5线-32线译码器译码器的应用3线8线译码器的 含三变量函数的全部最小项。Y0Y7基于这一点

14、用该器件能够方便地实现三变量逻辑函数。3、用译码器实现逻辑函数。.译码器的应用当E3 =1 ，E2 = E1 = 0时2用一片74HC138实现函数首先将函数式变换为最小项之和的形式在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数.译码器的应用 L 数据分配器：相当于多输出的单刀多掷开关，是一种能将从数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图4. 用74HC138组成数据分配器译码器的应用用译码器实现数据分配器 011当ABC = 110 时，Y6=DCBA 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 +5V E1

15、D= E2 Y0Y7 Y6Y5 Y1Y4Y2 Y374HC138译码器作为数据分配器时的功能表 译码器的应用输 入输 出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y700XXXX1111111110D000D111111110D0011D11111110D01011D1111110D011111D111110D1001111D11110D10111111D1110D110111111D110D1111111111D4.4.3 数据选择器1、数据选择器的定义与功能 数据选择的功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。数据选择器：能实现数据选择功能的逻

16、辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关” 。与控制端2选1数据选择器4.4.3 数据选择器1位地址码输入端1路数据输出端数据输入端逻辑符号S=0Y=D0Y=D1S=1便于记忆的符号通道的选择与控制端 Y S D0 D1 D0 D1 S Y 0 1 4选1数据选择器（1）逻辑电路由3个2选1数据选择器构成4选1数据选择器。4.4.3 数据选择器通道的选择与控制端2 位地址码输入端数据输入端 D0 D1 0 1 YD2 D3 0 1 S1 0 1 S0 Y0 Y1 1路数据输出端逻辑符号00 01 10 11 YD0D1D2D3S0S14选1数据选择器(74xx153)(由基

17、本逻辑门构成）1路数据输出端（1）逻辑电路2 位地址码输入端使能信号输入端，低电平有效数据输入端数据选择器(1)(2)(3)(4)0 0I30 11 01 1=1=001YS0S1E地址使能输出输 入功能表000I0001I1010I2011I34选1数据选择器(74xx153)工作原理及逻辑功能1111数据选择器（2）工作原理及逻辑功能真值表选择输入输 出S1S0Y00D001D110D211D3BAD374HC153D2D1YYS1S0D0E4选1数据选择器(74xx153)工作原理及逻辑功能数据选择器AB1E2E74HC153双4选1数据选择器D374HC153BD2D1YYAS1S0D

18、0ED2D0D1D3双4选1数据选择器(74xx153)工作原理及逻辑功能 数据选择器D374HC153BD2D1YYAS1S0D0EAB1E2E74HC153双4选1数据选择器 S0 S1 00 011011 D20D21 D22D23 Y200 011011 D10D11 D21D31 Y1（3）数据选择器实现逻辑函数例4.4.7 试用数据选择器实现下列逻辑函数 用4选1数据选择器实现解：与比较得：074HC15311YYS1S00E（变量数和控制端数相等）（变量数比控制端数多一个）（3）数据选择器实现逻辑函数解：与比较得：（变量数比控制端数多一个）ABC01(L1)074HC153CCY

19、YS1S01EABC2选1数据选择器只有1个选通端接输入A，表达式有3个变量。因此数据端需要输入2个变量。考察真值表B、C与L1的关系。 用2选1数据选择器和必要的逻辑门实现输 入输 出ABCL10000L1=BC0010010001111001101011011111（变量数比控制端数多两个） 74LS151功能框图D7YYE74HC151D6D5D4D3D2D1D0S2S1S02、集成电路数据选择器(8选1数据选择器74HC151)8选1数据选择器74HC1514.4.3 数据选择器由7个2选1数据选择器构成8选1数据选择器。D0 D1 D2 D3 D4D5 D6D7输 入输 出使 能选

20、择YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73、74LS151的功能表当E=1时，Y=0 。 当E=0时111111112、集成电路数据选择器2个互补输出端8 路数据输入端1个使能输入端3 个地址输入端74LS151的逻辑图4.4.3 数据选择器数据选择器组成逻辑函数产生器控制Di ，就可得到不同的逻辑函数。4、数据选择器74LS151的应用当D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 时：当D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 时：D7YYE74LS151D6D5

21、D4D3D2D1D0S2S1S0当E=0时：根据前面例题已知 4.3.3 数据选择器例: 试用8选1数据选择器74LS151产生逻辑函数 D7YYE74LS151D6D5D4D3D2D1D0S2S1S0ABC0000111174HC151（A ）框图符号法变量数等于选择控制端数时=)7,6,4,3( m用查找表LUT实现逻辑函数用LUT实现逻辑函数，变量A、B、C接选择输入端，对存储单元进行编程。根据前面例题已知 4.3.3 数据选择器（B) 查表法=)7,6,4,3( mD0 D1 D2 D3 D4D5 D6D7比较Y与L，当 D3=D5=D6=D7= 1 D0=D1=D2=D4=0时，D7

22、E74HC151D6D5D4D3D2D1D0S2S1S0LYABC10Y=L例： 试用8选1数据选择器74LS151产生逻辑函数 解:4.4.3 数据选择器查表法？利用8选1数据选择器组成函数产生器的一般步骤a、将函数变换成最小项表达式b、将使器件处于使能状态c、地址信号S2、 S1 、 S0 作为函数的输入变量d、处理数据输入D0D7信号电平。逻辑表达式中有mi ,则相应Di =1，其他的数据输入端均为0。总结:4.4.3 数据选择器（变量数等于选择控制端数时）解:例2 试用4选1数据选择器74LS153产生逻辑函数 74LS153的输出与输入所有最小项关系和要产生的逻辑函数比较得：ABC1

23、0D374HC153BD2D1YYAS1S0D0E1C变量数大于选择控制端时（多一个）（B) 查表法（A ）框图符号法用两片74151组成二位八选一的数据选择器 数据选择器的扩展位的扩展00111010字的扩展 将两片74LS151连接成一个16选1的数据选择器， 0DCBA000Y00011111111111000000 实现并行数据到串行数据的转换000000011110(1) 1位数值比较器(设计) 数值比较器：对两个1位数字进行比较（A、B），以判断其大小的逻辑电路。输入：两个一位二进制数 A、B。 输出： FBA=1，表示A大于BFBABA=FBAABBA+=FBA=一位数值比较器真

24、值表10011001010101010000FA=BFABBA输 出输 入=AB=AB由双四选一的74LS153实现A和B的比较器一位数值比较器真值表0011010110100000Y2Y1BA输 出输 入AB2G011G74HC1530=0,1,03210DDDD001+ABABAB0AB2=Y22220,1,0,03210=DDDD1111(2) 2 位数值比较器：输入：两个2位二进制数 A=A1 A0 、B=B1 B0能否用1位数值比较器设计两位数值比较器? 比较两个2 位二进制数的大小的电路当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。当

25、高位相等时，两数的比较结果由低位比较的结果决定。用一位数值比较器设计多位数值比较器的原则 真值表001010100A0 B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1输 出输 入FAB = (A1B1) + ( A1=B1)(A0B0)FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)两位数值比较器逻辑图4.4.5 算术运算电路 1.

26、在两个1位二进制数相加时，不考虑低位来的进位的相加 -半加 2.在两个二进制数相加时，考虑低位进位的相加 -全加 加法器分为半加器和全加器两种。1、半加器和全加器全加器和向高位进位低位来的进位半加器和向高位进位（1） 1位半加器（Half Adder） 不考虑低位进位，将两个1位二进制数A、B相加的器件。 1000C011110101000SBA 半加器的真值表如用与非门实现最少要几个门?SC半加器符号 逻辑图 逻辑表达式BABAS+=C = AB（2） 全加器（Full Adder）原理 及实现 全加器能进行加数A、被加数B和低位来的进位信号Ci相加，并根据求和S结果给出该位的进位信号Co。

27、全加器真值表 1110100110010100111011101001110010100000CoSCiBA0ABC 于是可得全加器的逻辑表达式为全加器的实现1 由两个半加器实现0 你能用74153 74151 74138设计全加器吗? 用这两种器件组成逻辑函数产生电路,有什么不同?1.由3线-8线译码器74LS138和适当的与非门分别实现一位全加器和全减器全减器真值表 1100000110111100111011101001110010100000CoSCi-1BA全加器真值表 1110100110010100111011101001110010100000CoSCiBA全加器真值表 111

28、0100110010100111011101001110010100000CoSCiBA和函数：进位函数：实现全加器由3线-8线译码器74LS138和适当的与非门分别实现一位全加器和全减器和函数：进位函数：S &C由3线-8线译码器74LS138和适当的与非门分别实现一位全加器和全减器差函数：全减器真值表 1100000110111100111011101001110010100000CoSCi-1BA向高位借位函数：实现全减器由3线-8线译码器74LS138和适当的与非门分别实现一位全加器和全减器 差函数：向高位借位函数： S&C2 。由双四选一的74LS153实现全加器二者相比较得：和函数

29、：进位函数：二者相比较得：01AB1G2G74LS153的最小项表达式：由双四选一的74LS153实现全减器全减器真值表 1100000110111100111011101001110010100000CoSCi-1BA差函数：向高位借位函数：01AB1G2G3. 由8选1数据选择器74LS151和适当的非门分别实现一位全加器和全减器和函数：向高位进位函数：实现全加器D7YYE74LS151D6D5D4D3D2D1D0ABCS2S1S0与74LS151输出表达式比较得同理得1 1 1 1 0 0 0 0 SD7YYE74LS151D6D5D4D3D2D1D0ABCS2S1S00 Co0 1 差

30、函数：向高位借位函数：0 实现全减器D7YYE74LS151D6D5D4D3D2D1D0ABCS2S1S0D7YYE74LS151D6D5D4D3D2D1D0ABCS2S1S0与74LS151输出表达式比较得0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 SCo3 集成数值比较器74LS85(1. ) 集成数值比较器74LS85的功能74LS85的引脚图 74LS85是四位数值比较器 ，其工作原理和两位数值比较器相同。 74LS85的示意框图输 入输 出A3 B3A2 B2A1 B1A0 B0IABIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0HLLA3 = B3A2 = B2A1 = B1A0 FBAFBA=高位片输出低位片B3A3B0A0B7A7B4A4用两片74LS85组成16位数值比较器（串联扩展方式）。高位片 输出低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12采用串联扩展方式数值比较器用74HC85组成16位数值比较器的并联扩展方式。B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12输出1. 逻辑门功能测试及组合电路分析2第12周 周三1.2，3.4、节2. 译码器与数据选择