第四章vhdl(6)-组合逻辑电路

1、 组合电路在任一时刻的输出仅取组合电路在任一时刻的输出仅取决于该时刻电路的输入，与电路原来决于该时刻电路的输入，与电路原来的状态无关，即无存储部件。的状态无关，即无存储部件。4.5 组合逻辑电路组合逻辑电路 基本逻辑：与、或、非、与非、或非、异或基本逻辑：与、或、非、与非、或非、异或 编译码器与选择器编译码器与选择器 加（减）法器、求补器加（减）法器、求补器 三态门及总线缓冲器三态门及总线缓冲器 奇偶校验电路、多人表决器、比较器奇偶校验电路、多人表决器、比较器4.5.1 基本逻辑基本逻辑4.5.2 译码器译码器/编码器编码器/选择器选择器4.5.3 加法器加法器/求补器求补器4.5.4 三态门

2、及总线缓冲器三态门及总线缓冲器4.5.5 奇偶校验电路奇偶校验电路/多人表决器多人表决器/比较器比较器4.5.1 基本逻辑基本逻辑l直接用逻辑运算符实现直接用逻辑运算符实现l用用if if 、casecase等语句描述等语句描述例：例： library ieee; use ieee.std_logic_1164.all; entity n_and is port(a,b:in std_logic; c:out std_logic); end n_and; architecture rtl of n_and is begin c=a nand b; end rtl;例：例： architectu

3、re rtl of exm is begin Process(a,b) begin tmpyyyyy=Z; end case; end process; end rtl; 分析实现的逻辑分析实现的逻辑4.5.2 译码器译码器/编码器编码器/选择器选择器n1.1.译码器译码器 3-8译码器译码器2-4译码器译码器七段显示译码器七段显示译码器地址译码器地址译码器特殊译码器：特殊译码器：一般译码器：一般译码器：七段显示译码器：七段显示译码器：七段显示译码器是对七段显示译码器是对一个一个4位二进制数进行译码，并在七段数位二进制数进行译码，并在七段数码管上显示出相应的十进制数或十六进制码管上显示出相应的

4、十进制数或十六进制数。数。地址译码器：地址译码器：在计算机和微处理器系在计算机和微处理器系统统是很重要的，是数字系统中最典型的是很重要的，是数字系统中最典型的CPLD应用。应用。 ARCHITECTURE ART3 OF DECODER IS BEGIN D_OUT(0)=1 WHEN D_IN =000 ELSE 0 ； D_OUT(1)=1 WHEN D_IN =001 ELSE 0 ； D_OUT(2)=1 WHEN D_IN =010 ELSE 0 ； D_OUT(3)=1 WHEN D_IN =011 ELSE 0 ； D_OUT(4)=1 WHEN D_IN =100 ELSE 0

5、 ； D_OUT(5)=1 WHEN D_IN =101 ELSE 0 ； D_OUT(6)=1 WHEN D_IN =110 ELSE 0 ； D_OUT(7)yyyyyyyyyyy=0000000; end case; end process ;七段译码如果译码功能由共阴转为共阳只需对输出做一个取反，不用重新译码七段译码如果译码功能由共阴转为共阳只需对输出做一个取反，不用重新译码 3）地址译码器地址译码器 例如：一个微处理器存储空间例如：一个微处理器存储空间0000H-FFFFH,分为分为5部分，它们的地址分配如下：部分，它们的地址分配如下： DRAM：0000HDFFFH； I/O： E

6、000HE7FFH； 备用：备用： E800H-EFFFH； ROM1 ：F000HF7FFH； ROM2： F800HFFFFH； 输入为输入为16位地址，输出位地址，输出4个片选信号个片选信号 低电平有效低电平有效 PROCESS(address) Begin If address=x”dfff” then DRAM=0; IO=1; ROM1=1; ROM2=x”e000” and address=x”e7ff” then DRAM=1; IO=0; ROM1=1; ROM2=x”f000” and address=x”f7ff” then DRAM=1; IO=1; ROM1=0; R

7、OM2=x”f800” then DRAM=1; IO=1; ROM1=1; ROM2=0; End if; End process;A15 A14 A13 A12 A11 A10A0 0 0 0 0 0 00 DRAM：0000HDFFFH； 1 1 0 1 1 11 1 1 1 0 0 00 I/O： E000HE7FFH； 1 1 1 0 0 11 1 1 1 0 1 00 备用：备用： E800HEFFFH； 1 1 1 0 1 11 1 1 1 1 0 00 ROM1：F000HF7FFH； 1 1 1 1 0 11 1 1 1 1 1 00 ROM2：F800HFFFFH； 1 1

8、 1 1 1 11 A15A11可区别地址，用最少地址线译码描述可区别地址，用最少地址线译码描述 ，输入仅为，输入仅为 A15A11 PROCESS(A15,A14,A13,A12,A11) Begin If (A15 and A14 and A13)=0 then DRAM=0; IO=1; ROM1=1; ROM2=1; Elsif A13=1 and A12=0 and A11= 0 then DRAM=1; IO=0; ROM1=1; ROM2=1; Elsif A13=1 and A12=1 and A11= 0 then DRAM=1; IO=1; ROM1=0; ROM2=1;

9、Elsif A13=1 and A12=1 and A11= 1 then DRAM=1; IO=1; ROM1=1; ROM2=0; End if; End process;n2.编码器编码器l生活中常用十进制数及文字、符号等表示生活中常用十进制数及文字、符号等表示事物事物l数字电路只能以二进制信号工作数字电路只能以二进制信号工作l用二进制代码表示文字符号等特定对象的用二进制代码表示文字符号等特定对象的过程，称为编码过程，称为编码 普通编码器普通编码器： 任何时刻只允许输入一个有效编码请求信号，任何时刻只允许输入一个有效编码请求信号， 否则输出将发生混乱否则输出将发生混乱 优先编码器：优先编

10、码器： 允许同时输入两个以上的有效编码请求信号，允许同时输入两个以上的有效编码请求信号， 只对其中优先权最高的一个进行编码只对其中优先权最高的一个进行编码 优先级别的高低由设计者根据输入信号的轻重优先级别的高低由设计者根据输入信号的轻重 缓急情况而定。缓急情况而定。使用使用case语句没有优先级语句没有优先级使用使用if 、when_else语句带有优先级语句带有优先级1)8线线-3线普通编码器（教材线普通编码器（教材p83)2)用用if_then_elsif_else实现优先权编码器实现优先权编码器 library ieee; use ieee.std_logic_1164.all; ent

11、ity priority is port(d:in std_logic_vector(7 downto 0); q:out std_logic_vector(2 downto 0); end priority; architecture one of priority is begin process(d) begin if d(0)=0 then q=111; elsif d(1)=0 then q=110; elsif d(2)=0 then q=101; elsif d(3)=0 then q=100; elsif d(4)=0 then q=011; elsif d(5)=0 then

12、 q=010; elsif d(6)=0 then q=001; else q=000; end if; end process; end one;2)when_else实现优先权编码器实现优先权编码器.ARCHITECTURE ART1 OF ENCODER ISBEGIN y= 111 WHEN H=1 ELSE 110 WHEN G=1 ELSE 101 WHEN F=1 ELSE 100 WHEN E=1 ELSE 011 WHEN D=1 ELSE 010 WHEN C=1 ELSE 001 WHEN B=1 ELSE 000 WHEN A=1 ELSE XXX；END ART1;

13、3.选择器选择器 选择器常用于信号的切换选择器常用于信号的切换 四选一选择器：四选一选择器： 4 4个信号输入端个信号输入端 2 2个信号选择端个信号选择端 1 1个信号输出端个信号输出端 当输入不同的选择信号时，就可以使当输入不同的选择信号时，就可以使4 4个输个输入中某个相应的输入信号与输出端接通。入中某个相应的输入信号与输出端接通。2选选1 ENTITY mux21 IS PORT(d0, d1, sel: IN BIT; q: OUT BIT); END mux21; ARCHITECTURE connect OF mux21 IS SIGNAL tmp1,tmp2,tmp3: BIT

14、; BEGIN; tmp1 = d0 AND sel; tmp2 = d1 AND (NOT sel); tmp3 = tmp1 OR tmp2; q = tmp3; END connect; 4.5.3 加法器加法器/求补器求补器半加器半加器 全加器全加器 多位加法器多位加法器求补器：对二进制数进行求补码求补器：对二进制数进行求补码 运算运算 library ieee; use ieee.std_logic_1164.all; entity fadder is port(a,b,cin :in std_logic; sum,cout :out std_logic); end fadder;

15、architecture rtl of fadder is begin sum=a xor b xor cin; cout=(a and b)or(a and cin)or(b and cin); end rtl; 半加器（略）半加器（略） 一位全加器一位全加器Cout Sum b a Cin Cout Sum b a CinCout Sum b a CinCout Sum b a Cincout sum(3) sum(2) sum(1) sum(0) b(3) a(3) b(2) a(2) b(1) a(1) b(0) a(0) cin四位加法器：四位加法器： library ieee; u

16、se ieee.std_logic_1164.all; entity adder4 is port( a,b :in std_logic_vector(0 to 3); cin:in std_logic; cout :out std_logic; sum :out std_logic_vector(0 to 3); end adder4; architecture exm of adder4 is component fadder port(a,b,cin :in std_logic; sum,cout :out std_logic); end component; signal c:std_

17、logic_vector(0 to 4); begin c(0)=cin; gen:for i in 0 to 3 generate adderx:fadder port map(a(i),b(i),c(i),sum(i),c(i+1); end generate; cout=c(4); end exm; 求补器求补器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bu is port( a : in std_logic_vector(7 downto 0); b : out

18、 std_logic_vector (7 downto 0); end bu; architecture rtl of bu is begin process(a) begin if a(7)=1 then b=not a + 1; else b=a; end if; end process; end rtl;4.5.4 三态门及总线缓冲器三态门及总线缓冲器 三态门三态门 数据输入数据输入 控制输入控制输入 数据输出数据输出 din en dout X 0 Z 0 1 0 1 1 1 总线缓冲器由多个三态门组成，数据总总线缓冲器由多个三态门组成，数据总 线是几位就有几个三态门线是几位就有几个三

19、态门 缓冲器一般分为两种缓冲器一般分为两种：单向总线缓冲器：单向总线缓冲器 双向总线缓冲器双向总线缓冲器 三态门三态门 library ieee; use ieee.std_logic_1164.all; entity three is port( a,en:in std_logic; y:out std_logic); end three; architecture bhv of three is begin process(a,en) begin if en=1 then y=a ; else y=Z; end if; end process; end bhv; 8位双向总线缓冲器位双向总

20、线缓冲器 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY tri_bigate IS PORT (a,b : INOUT std_logic_vector(7 downto 0); en ，dr : IN std_logic）; END tri_bigate; ARCHITECTURE rtl OF tri_bigate IS Signal aout,bout:std_logic_vector(7 downto 0); BEGIN process(a,en,dr) begin if (en=1) and (dr=1)then bout=a;

21、else bout=ZZZZZZZZ; end if;b=bout; end process； process(b,en,dr) begin if (en=1) and (dr=0)then aout=b; else aout=ZZZZZZZZ; end if;a=aout; end process; end rtl; RTL 不用不用aout和和bout中间信号的中间信号的RTL 4.5.5 奇偶校验电路奇偶校验电路/多人表决器多人表决器 /比较器比较器 1.奇偶校验电路奇偶校验电路 具体程序见前面章节具体程序见前面章节 另一种实现方式：另一种实现方式：将输入的将输入的8位二进制数用位二进制

22、数用四位二进制数进行计数，判断最低位，若为四位二进制数进行计数，判断最低位，若为 1，则为奇数；若为，则为奇数；若为0，则为偶数。，则为偶数。 2.七人表决器七人表决器 library ieee; use ieee.std_logic_1164.all; entity vote7 is port(a:in std_logic_vector( 0 to 6); lg,lr:out std_logic); end; architecture bhv of vote7 is signal pass:integer range 0 to 10; begin process(a) variable tm

23、p1:integer range 0 to 10; begin tmp1:=0; for i in 0 to 6 loop if a(i)=1 then tmp1:=tmp1+1; else tmp1:=tmp1+0; end if; end loop; pass=tmp1; end process; lg=4 else 0; lr=1when pass4 else 0; end bhv; LIBRARY ieee; USE ieee.std_logic_1164.all; entity bj7 is port(a0,a1,a2,a3,a4,a5,a6:in std_logic; y:out

24、std_logic); end bj7; architecture a of bj7 is function sum(a,b,c:std_logic) return std_logic is begin return (a xor b xor c); end sum; function cout(a,b,c:std_logic) return std_logic is begin return (a and b) or (a and c) or (b and c); end cout; signal c:std_logic_vector(0 to 2); signal s:std_logic_

25、vector(0 to 2); begin - s(0)=sum(a0,a1,a2); - s(1)=sum(a3,a4,a5); - s(2)=sum(s(0),s(1),a6); - c(0)=cout(a0,a1,a2); - c(1)=cout(a3,a4,a5); - c(2)=cout(s(0),s(1),a6); - c(3)=cout(c(0),c(1),c(2); -y=c(3); s(0)=sum(a0,a1,a2); s(1)=sum(a3,a4,0); s(2)=sum(a5,a6,0); c(0)=cout(a0,a1,a2); c(1)=cout(a3,a4,0);

26、 c(2)=cout(a5,a6,0); y=cout(c(0),c(1),c(2)or(sum(c(0),c(1),c(2)and cout(s(0),s(1),s(2); end a;3.三人表决器（方法一三人表决器（方法一 行为描述方式行为描述方式) ENTITY maj IS PORT(a,b,c : IN BIT; m : OUT BIT); END maj; ARCHITECTURE bhv OF maj IS BEGIN PROCESS(a,b,c) CONSTANT lookuptable : BIT_VECTOR(0 TO 7) := “-; VARIABLE index : NATURAL range 0 to 7; BEGIN index := 0; IF a = 1 THEN index := index + 1; END IF; IF b = 1 THEN index := in