数字逻辑与数字系统设计(清华出版社)

1、数字逻辑与数字系统设计第1章习题解答1.3 (1)86(2)219(3)106.25(4)0.68751.4 (1)101111(2)1001000(3)1000011.11(4)0.1011.5(1)(117) 10=(165) 8=(1110101) 2=(75) 16(3452) 10=(6574) 8=(110101111100) 2=(D7C)16(23768.725) 10=(56330.563) 8=(101110011011000.101110011) 2=(5CD8.B98) 16(0.625) 10=(0.5) 8=(0.101) 2=(0.A) 161.6(1)(117)

2、 8=(1001111) 2=(79) 10(7456) 8=(111100101110) 2=(3886) 10(23765.64) 8=(10 0111 1111 0101.1101)2=(10229.8125) 10(4)(0.746) 8=(0.111100110) 2=(243/256) 101.7(1) (9A)16=(10011010) 2=(154) 10(3CF6) 16=(11110011110110) 2=(15606) 10(7FFE.6) 16=(111111111111110.011) 2=(32766.375) 10(0.C4)16=(0.110001) 2=(0

3、.765625) 101-8(1)(125) 16=(000100100101) 8421BCD(7342)19=(0111001101000010) 8421BCD(2018.49)10=(0010000000011000.01001001) 8421BCD(4)(0.785)10=(0.011110000101) 8421BCD1.9(1)(106)10=(1101010) 2原码=反码=补码=01101010(2)(-98)10=(-1100010) 2原码=11100010反码=10011101补码=10011110(-123)10=(-1111011) 2原码=11111011反码=

4、10000100补码=11111101(-0.8125)10=(-0.1101)2 原码=1.1101000反码=1.0010111 补码=1.00110001.10(1)(104)10=(1101000) 2 1101000补=01101000(-97) 10=(-1100001) 2 -1100001补=1001111101101000+ 100111110000011110000011+ 0100111111010010104-97补=01101000+10011111=00000111, 104-97=(00000111)2=7(2) (-125)10=(-1111101) 2-111

5、1101补=10000011(79) 10=(01001111) 201001111补=01001111-125+79补=10000011+01001111=11010010 , -125+79=(-0101110)2=-4601111000(3) (120)10=(1111000) 201111000补=01111000(-67) 10=(-1000011) 2-1000011补=10111101120-67补=10000011+01001111=00110101 , -125+79=(00110101)2=53(-87)10=(-1010111) 2 -1010111补=10101001(

6、12) 10=(1100) 21100补=00001100-87+12补=10101001+00001100=10110101 , -125+79=(-1001011)2=-75+ 101111010011010110101001+ 0000110010110101习题解答2.3 解：根据逻辑图可直接写出逻辑表达式:(a) F=AB BC ; (b) F= ABBCAC解：设3个输入变量分别为 A、B、C,输出为F,按题意，其中有奇数个为1,则输出F= 1,因此可写出其逻辑表达式为ABC ABC ABC。根据逻辑表达式可绘制逻辑习题2.3图如下:2.4解：根据逻辑图可直接写出逻辑表达式: F=

7、AB BC ; (b) F= ABBCAC2.5解:若 A+B=A+C,贝U B=C(1)不正确。若A=1 , B和C为不同值(如B = 0, C= 1或B = 1, C= 0), A+B=A+C 仍然成立。若 AB=BC,贝U A=C不正确。若B=0 , A和C为不同值，等式仍然成立。若 1+A=B,则 A+AB=B不正确。若1+A=B，贝U B=1，此时若 A=0，贝U A+AB=0，不可能有 A+AB=B 若 1+A=A,贝U A+ A B=A+B正确，因为若1+A=A,则A=1，无论B=0或B=1，均有A+ A B=A+B 2.6 解:(1) A+BC=(A+B)(A+C)证明：右边=

8、A(A+C)+B(A+C)=A+AC+AB+BC=A+BC= 左边 A B+A B=(A+ B)(A+B)证明：右边=A A+ A B+A B +B B =A B+A B =左边(3) (AB+C)B=AB C+A BC+ABC 证明：左边=AB+BC右边=AB( C+C)+BC( A +A)=AB+BC= 左边(4)BC+AD=(B+A)(B+D)(A+C)(C+D)证明：右边=(B+AB+BD+AD)(AC+C+AD+CD)=(B+AD)(C+AD) =BC+ACD+ABD+AD=BC+AD=左边2.7解：(1)F=(A+ B+C) ( A +B+C) ( A+ B + C)= (AB A

9、C AB BC AC BC C= (AB AB C)(A B C)= ABC AB ABC AC BC=AB BC AC ABCF=(B + D)(A+ C)(B+D)B C)=(A B+A D+ BC + CD )(B+D)=AB D +B CD +A BD+ BCD2.8解:(1) F= ABC A(B B)C (AA)BC=ABC ABCABC ABCABC F=(AC)(BC)(AB)= (ABACBC)(AB)=ABACABCBC=ABACBCF = AB+BC=E m(1,3,5,7) F= A B CD+ACD+ A D=ABCD+ A( B +B) C D+ A (B +B)(

10、 C +C)D=AB CD+ A B CD+ AB CD+A B C D+ A B C D+ A B CD+ A BCD=刀 m(1,3,5,7,9,11,13) F=E m(3,6,7,8,9,10,11,12,13,14,15) F=E m(3,11,12,13,14,15)(5) F=E m(1,2,3,4,5,6)2.9解：(1)FAB BCDA BCDFABBCACABBC ABCA BC AB BCFA(BC)BCA CdA(BC)BC aCd a BCF(AC)(AD)A AC CD ACD(6) F=E m(4,7,8,11)ACD A BCB C AD BC ADD ABDA

11、CD BC D BCABC(A B C)DABCA BCDABC D(ACBC)B A C(AC BC)(BC)(AC BC)(B AC AC)ABCACBCABCACBC(8)F (A B)(BC) ABABBCBCAB BCAC或=ABBCAC2.10 解：(1) F= ABAC!di'1DO01II100F=1(5) F = ABC D , F= A B CCD Alf «)01II10CD Ali 0001IIIO0011 1l :111L110111ni11111-11111|0Ll'll101111(4) F= AB C D F=AB BD C(8)11/

12、11111,111伽 01IIID0001II10C F=BC+ BDm 1,3,8,9,11,12,13 ,m 0,2,4,5,6,7,10,14,15AB AD BCCD F(A,B,C)=01II100CD01AC AC BII10X(4) F(A,B,C,D)= A BDCD F(A,B,C,D)= BC BCtXJ00 01 l 10,1z1rXJXX01II1(第4章习题解答4.4 解:Fi=A® B分析真值表可见，其功能相当于半减器功能，即a-b, Fi是本位差，F2是向高位的借位。F2=AB输入输出abF1F200000111101011004.5 解:F2=ab c

13、a b=ab cab ab ab c（ab ab） Ab abc abc分析真值表可见，电路实现的是全减器功能:Fi是A-B-C的本位差，F2是A-B-C向高位输入输出abcF1F20000000111010110110110010101001100011111的借位。4.6解：根据题意:¥PCF2B4.8 解:4.9解：根据题意，三个变量没有图(a)所示：1或者有两个1的情况是满足条件的，其卡诺图如图4.94.7解：根据题意：F=XYA XYB XYC XYD，所以，可绘制电路如习题4.7图所示X liC011110011111习题4.9图(a)由此可列出逻辑表达式为：FABC A

14、BC ABC ABC A B C，根据逻辑表达式可绘 制逻辑电路习题 4.9图(b)所示:ABC习题4.9图(b)4.10解：根据题意，列出功能表如下:十进制数余3码ABCD输出F0d1d2d30011140100150101160110070111081000091001010101011110111121100113d14d15d根据功能表绘制卡诺图如下:考虑无关项的卡诺圈,n, , 11 , 10Oft X XLdX(JI11XX10B不考虑无关项的卡诺圈考虑无关项可得化简后的表达式:F BC BC按考虑无关项化简结果绘制的逻辑电路如习题4.10图所示:BCAa或者CD不考虑无关项，化简

15、后的表达式:F BCD ABC BCD ABC习题4.10图(a)按不考虑无关项化简结果绘制的逻辑电路如习题4.10图(b)所示4.11解：这是一个优先编码器的问题，设特快为A，直快为B，慢车为C，没有开车要求, 输出为0，右A要求开车则输出，1, B要求开车输出为2, C要求开车输出3,根据A-B-C弋0001M100F_| III !;:1i'F IN 1 !b N 1 11 ;:十/I 1L-一 p0的优先顺序列功能表如下:输入输出ABCT1T00000000111010100111010001101011100111101(Xi< 011110To=A+BCTi=AC A

16、B根据化简后的逻辑表达式可绘制逻辑电路图如下:4.12 解：根据题意，输入为 BCD码，输出为余3码，其轮换功能表如下表所示A B C DW X Y ZA B C DW X Y Z0 0 0 00 0 1 11 0 0 01 0 1 10 0 0 10 1 0 01 0 0 11 1 0 00 0 1 00 1 0 11 0 1 0X X X X0 0 1 10 1 1 01 0 1 1X X X X0 1 0 00 1 1 11 1 0 0X X X X0 1 0 11 0 0 01 1 0 1X X X X0 1 1 01 0 0 11 1 1 0X X X X0 1 1 11 0 1 0

17、1 1 1 1X X X X余3码的四位从高到低依次为 WXYZ其逻辑表达式如下:W=2 m(5,6,7,8,9)+刀 d(10,11,12,13,14,15)X=E m(1,2,3,4,9)+刀 d(10,11,12,13,14,15)丫近 m(0,3,4,7,8)+刀 d(10,11,12,13,14,15)刀 d(10,11,12,13,14,15)Z=E m(0,2,4,6,8)+用卡诺图化简得：CE>on 01 M(»01IJ1XXX1Rp0100CD 闻 ftlI 乂10on0111wIdABA00011110w厂1厂' 100儿11011111XXXXlX

18、XX10JX10JXCDY= CD CDW=A+BD+BCX BCD BC BD= ABDBC=BDBCDBCCDCD4.13 解：4.6 的 Verilog HDL 描述module ex6(a,b,s,f);/input a,b,s;out put f;assig n f=(s?b:a);en dmodule/4.7 的 Verilog HDL 描述module ex7(a,b,c,d,x,y,f);input a,b,c,d;input x,y;out put f;reg f;always (a or b or c or d or x or y) begincase(x,y)2'

19、bOO: f=a;2'b01: f=b;2'b10: f=c;2'b11: f=d;default: f=1'bO;endcaseenden dmodule/4.8 的 Verilog HDL 描述 module ex8(e,b,a,f);input e,b,a;out pu t0:3 f;reg0:3 f;always (e or b or a ) if(e)case(b,a)2'b00: f=4'b0111;2'b01: f=4'b1011;2'b10: f=4'b1101;2'b11: f=4'

20、;b1110; default: f=4'b1111;endcaseelse f=4'b1111;en dmodule/4.9 的 Verilog HDL 描述 module ex9(a,b,c,f);input a,b,c;out put f;reg f;always (a or b or c ) case(a,b,c) 3'bO11: f=1'b1; 3'b101: f=1'b1; 3'b110: f=1'b1; default: f=1'bO;endcaseen dmodule4.10 的 Verilog HDL 描

21、述 module ex10(a,b,c,d,f);input a,b,c,d;out put f;reg f;always (a or b or c or d) case(a,b,c,d)4'bOO114'bO1OO4'bO1O14'b10104'b1O114'b11OOf=1'b1; f=1'b1;f=1'b1; f=1'b1;f=1'b1; f=1'b1;default: f=1'bO;endcaseen dmodule4.11 的 Verilog HDL 描述 module ex11(

22、a,b,c,f);input a,b,c;out pu t1:0 f; reg1:0 f;always (a or b or c)if(a) f=2'b01;else if(b) f=2'b10;else if(c) f=2'b11;else f=2'b00;en dmodule4.12 的 Verilog HDL 描述 module ex11 (a,b,c,d,f);input a,b,c,d;out pu t3:0 f; reg3:0 f;always (a or b or c or d) case(a,b,c,d)4'b0000: f=4'

23、b0011;4'b0001: f=4'b0100;4'b0010: f=4'b0101;4'b0011: f=4'b0110;4'b0100: f=4'b0111;4'b0101: f=4'b1000;4'b0110: f=4'b1001;4'b0111: f=4'b1010;4'b1000: f=4'b1011;4'b1001: f=4'b1100; default: f=4'b0011;endcaseen dmodule4.14 解：(a)

24、根据所给电路可列出逻辑表达式如下:F= AB AC，当B=1，C=1时，F=A A，由于非门的延迟，使得 A和A到达F的时间不同时，从而使该电路在A改变时存在竞争-冒险(b)根据所给电路可列出逻辑表达式如下：F= (A B)(B C)，当A=1，C=1时，F=Bb，由于非门的延迟，使得 B和B到达F的时间不同时，从而使该该电路在B改变时存在竞争-冒险4.15 解：(a)根据所给电路可列出逻辑表达式如下：F= ABBACAE若逻辑函数F存在竞争-冒险，那么其反函数也存在竞争 -冒险；否则其反函数也不存在竞 争-冒险F AbbACAE，该逻辑函数中只有 A存在原变量和反变量，且当B=C=1时，无论

25、E为0还是1，F AA，所以F存在竞争-冒险，故逻辑函数 F也存在竞争-冒险，修改方法是在F中增加一个冗余项作为与项，且该冗余项在B=C=1时应该为0，故应加入 BC即：修改后F ABBACAE BC，所以逻辑函数F应该修改为:F ABBACAEBC(b)根据所给电路可列出逻辑表达式如下:FABCBCBDBDD从表达式可见，只有B、D同时存在原变量和反变量,所以只需判断是否存在某种输入组合,使得表达式中只同时含有 B和B或者只同时含有D和D即可(假设一个或非门和一个非门的延时时间相同）。 对B的判断：当C=D=O时才有可能存在竞争-冒险，此时FB ;若此时A=1，则F B B B，不存在竞争-

26、冒险；若此时A=0则F，此时存在竞争-冒险;对于F需增加一个冗余项作为来消除竞争-冒险，增加的冗余项应该在C=D=A=0时值为1,所以冗余项为 ACD即F的反函数修改为FABCB C B DBDDACD，即F修改为：FABC B C BDBDDAC D对D的判断:当B=0时才有可能存在竞争-冒险,此时FACC DD D；若此时C=0，则ADDD，此时无论A为1，-冒险；若此时C=1，则F0还是都不存在竞争D D，此时存在竞争-冒险，需要通过加一个冗余项作为与项进行消除，增加的冗余项应该在B=0，C=1时值为0,所以该冗余项为B C，即F的反函数修改为F ABCBCB DBD D B C，即F修

27、改为：FABCBC BDB D D B C综上所述,逻辑函数F存在竞争-冒IW,可修改逻辑表达式为如下形式来消除竞争F ABCBCB DBD D A C D B C冒险:5.15 解:F1 = AbC ABC第5章习题解答F2= ABC ABC ABC ABC ABC ABCF1为三变量A、B、C 一致电路的输出，F2为三变量A、B、C不一致电路的输出。5.16 解：F1= AB + BC + AC= CBA CBA CBA CBA CBA CBA =m7+m3+m6+m5=刀(m3,m5,m6,m7)F2=E (mi,m2,m4,m7)电路如习题解：1多路选择器选用74HC151，根据其输出

28、与输入的逻辑方程:5.178选ECBAX0ECBAX1ecbax2 ecbax3 ecbax4ECBAX5 ECBAX6 ECBAX7Fi=ABC ACBC = CBACB B)A CBA A) =CBA CBACBA CBA CBA74151的数据选择输入端 C,B,A，并将x0,x1,x2,x6,x7 接 Vcc,F2= ACDABCD BC BCD= DC(BB)ADC BA 1 CB(A A) DCB(A A)DCBADCBADCBA1CBA1 CBADCBADCBADCBADCBADCBADCBA1 CBA1 CBA所示C,B,A，控制端E接地; 其它x端接地。C,B,A分别接741

29、51的数据选择控制端 x端其地。电路如习题 5.17图(b)所示。C,B,A分别接电路如习题5.17图并将x1,x2,x3,x4接D, x6和x7接1,其它U1J.，匹X7K6xsK+X2KIXU习题5.17图(b)74HCIG1习题5.17图(a)5.18 解：一片HC85可以实现两个4位二进制数比较，所以需要两片才能实现8位二进制数的比较，其中高4位用一片，低4位用另一片，高4位的A=B输入接1,低4位的A=B输入高4位 的QA=B输出电路如习题 5.18图所示。U2低四位U3高四位72A2 13AP TI n4B B fi < « > QQQo 1 i- 3 o 1

30、A A A- A K- B B A A AA A A A _K B- B A A A74HCaS习题5.18图5.19解：根据习题习题5.19图u u s sS 足启m尼云乞dip可列出B2和B1的逻辑表达式:A)上式表明：(1) 如果8421码的最高位D(2) 如果8421码的最高位D(3) 如果8421码的最高位D为0, 为0, 为1,次高位C为0,则输出值不变；次高位C为1，则只要B和A任一位为1，即加0110; 则不管其低三位为何值，都必须加上根据以上规则列出输入与输出值的对应关系表如下表所示，可见输出为0110。2421 码。十进制数1234输入输出DCBAZYXW000000000

31、00100010010001000110011010001000101101101101100011111011000111010011111D B A D C (D B A)(D C) D DC DB CB DA CA D CB CA D C(B5.20 解:将8421BCD码转换成余3码，只需将8421BCD码作为74HC283的一个4位二进制数输入， 与另一个输入数 0011相加即可。5.21 解：要用8选1数据选择器74HC151和门电路设计一个四位二进制码产生偶校验，在当输入的四位二进制码中有奇数个1时，输出F为1,否则为0。设四位二进制码 DCBA为输入逻辑变量，校验结果 F为输出

32、逻辑变量。所对应的偶校验的逻辑关系见表。若由8选1数据选择器74HC151和门电路实现此逻辑关系，可以将输入变量送入74HC151的C、B、A端，当CBA从000-111取8组值时，F与D的关系参见下表， 又知当ABC从000-111取8组值时，数据选择器将依次选通D0D7，据此可将输入变量 D送入D。、D3、D5、D6， D送入D1、D2、D4、D7。电路如习题 5.21图所示，它可以完成一个四位二进制码的奇偶校验功能。y7J12*14-Y Y10 10010 111110 00110 1111101111105.22 解:设5个变量为A、B、C D、E,输出为F输入与输出之间的关系A B

33、C D EFA B C D EF0 0 0 0 001 0 0 0 000 0 0 0 101 0 0 0 100 0 0 1 0010 0 1000 0 0 1 1010 0 1110 0 10 0010 10 000 0 10 1010 10 110 0 110010 11010 0 111110 11110 10 0 00110 0 000 10 0 10110 0 110 10 100110 1010 10 111110 1110 110 001110 010 110 111110 110 111011111010 11111111111A、E的关系如下:用B、C、D作为8选1数据选择

34、器的通道选择信号，则由上面的真值表可知, 数据选择器的数据各输入端与Do=O时,时,时,时,时,时,A=0A=0A=0A=0A=0Di=0 ;D2=O ；D3=E ；D4=0 ；D5=E ；D6=E ；A=1A=1A=1A=1A=1A=0D7=1由此，可用两个A=1时, 时, 时, 时, 时, 时,D1=ED2=ED3=1D4=ED5=1D6=12选1数据选择器：一个选择器根据 A的状态从0和E中选择一个送给D 1> D2、D4 ;另一个选择器根据 A的状态从E和1中选择一个送给 D3、D5、D6。Mux21D0FD1SelMux21E1TserD0FD110D0D2D3DsDeD7D1

35、D4A2Mux81A0原理框图如习题5.22(a)所示:习题5.22(a)图8选1选择器可用74HC151 , 2选1选择器可由两个与门、一个非门和一个或门构成，可绘 制Proteus中的仿真原理图如习题5.22 (b)图所示。5.23 解:UlC输入输出EiI0I1I2I3I4I5IeI7A2A1A0GsEo1XXXXXXXX11111011111111111100XXXXXXX0000010XXXXXX01001010XXXXX011010010XXXX0111011010XXX01111100010XX011111101010X01111111100100111111111101根据74

36、HC148的功能表中可见， 当输入使能Ei=1时，禁止编码，此时，编码输出3位全1, 且输出使能Eo为高电平，扩展端 Gs为高电平；只有当 Ei=0时才允许编码，编码输出取决 于有效输入信号，若无有效信号输入，即输入仍全为1，则Eo=0，表示输出A2A1A0=111不是有效编码，Gs仍为高电平；若存在有效输入信号，则Eo=1，表示输出编码有效，按信号优先级别，输出反码形式的编码，且Gs=0。比如Ei=0，且|7=0，无论其它输入是 0或1，输出使能Eo=1，表示输出编码 A2A1A0=000为有效编码。将上片的使能输出端接到下片的 使能输入端，再将两片对应的输出编码端作为与门的输入，其输出即为

37、应用的4位编码输出，4位编码的最高位用上片的GS即可，两片的EO的相或作为最后的 EO输出，即构成16线-4线编码器，如习题 5.21图所示。习题5.23图5.24 解:设一位全加器的输入为 A、B、C,输出本位和为F2,向高位的进位为F2，根据全加器的输 出逻辑表达式，F2（A,B,C）=m 1+m2+m4+m7， F1（A,B,C）= m7+m3+m6+m5,可绘制电路与习题 5.16图相同。5.25解：根据余3码的定义相加后的结果及修正后的结果编码如下表所示相加后的进位相加后的和编码修正后的进位修正后的和编码数字00000000000111111111000011111001100101

38、010101000000000000000111101111000010011001110101010101234567801111011009100001001110100011010011100101010112100111011013101001011114101011100015101101100116101111101017110001101118如果要得到余3码表示的相加结果， 在有进位时，应 的修正，而减0011又可以用加上-0011 然后在最低位加1实现，因此可设计 的输出是两个余3码的当成二进制数相加的结果，U2的输出即为修正如习题 5.24图所示。的补码可通过对0011各位

39、求反,在用74283做两个余3码加法运算时， 该做加0011的修正，如果没有进位，则应该做减0011 的补码来实现，-0011 电路如上图所示。U1 后的余3码表示的和，5.26 解：十进制数有权码无权码8421 码5421 码2421 码余3码00000000000000110001000100010100001000100010010100110011001101100100010001000111010110001011100001101001110010010111101011011010根据8421与其它编码的对应关系表， 要将余3码转换成8421码，只需用74283将余3码与 -0

40、011的补码（即1101）相加即可；要将5421码转换成8421码，只需在5421码大于4时，将 5421码与-0011的补码（即1101）相加即可；要将 2421码转换成8421码，只需在2421码大 于4时，将2421与-0110的补码（即1010）相加即可。78100010111110101191001110011111100要将余3码转换成8421码，只需将余 3码减去0011，也就是加上(-0011)的补码1101 即可。所以只需将 B3、B2和B0直接接高电平，而 B1接低电平，电路如习题 5.26-1所 示。其中 DCBA是余3码输入，ZWYX 是8421码输出。要将5421码转

41、换成8421码的转换，当5421码小于5时，两者相同，大于或等于5时, 才需要变换，而变换的规则是减去 0011,即加上1101,所以只需将5421的最高位直接 连到B3、B2和Bo即可。电路如习题5.26-2图所示。其中DCBA是5421码输入，ZWYX 是8421码输出。要将2421码转换成8421码的转换，当2421码小于5时，两者相同，大于或等于5时， 才需要变换，而变换的规则减去 0110,即是加上1010，所以只需将2421的最高位直接 连到B3和B1即可。电路如习题5.26-3图所示。其中DCBA是2421码输入，ZWYX是 8421码输出。题5.26-1图题5.26-2图题5.

42、26-3图5.27 解：根据对编码表的分析比较:8421 码5421 码2421 码余3码00000000000000011100010001000101002001000100010010130011001100110110401000100010001115010110001011100060110100111001001701111010110110108100010111110101191001110011111100有权码无权码(1)要将8421码转换成5421码，可将8421码在小于5时保持不变，在大于或等于 5时加 上0011即可。而大于或等于 5的条件是用DCBA表示的8421

43、码中D为1,或C为1并且 B和A之一为1，即卩D+C(B+A)，由此可设计出转换电路如习题 5.27-1图所示，其中DCBA是余8421码输入，ZWYX 是5421码输出。(2) 要将5421码转换成余3码，可将5421码在大于或等于5时保持不变，在小于 5时加上0011即可。而小于5的条件是用DCBA表示的5421码中D为0,因此只需将 D送到Bi和Bo即可得到相应的转换电路如习题 余3码输出。5.27-2图所示，其中 DCBA是5421码输入，ZWYX 是 要将余3码转换成5421码,可将余3码在大于或等于 5时保持不变，在小于 5时减去0011即加上1101即可。而小于5的条件是用DCB

44、A表示的余3码中D为0，所以只需把D 送到B3、B2和B0即可得到相应的转换电路相同，如习题 5.27-3图所示。(4) 将5421码转换成2421码，可将5421码在小于5时保持不变，在大于或等于 5时加上 0011即可，而5421码大于或等于5的条件是D=1，所以只需把 D送到B1和B0即可得到相 应的转换电路，如习题 5.27-4图所示。5.28 解：4个二选1的数据选择器用74HC157，用X作为其选择端，当 X=0时，做加法A+B，将B 的原值输出送到 74283的B3B2B1B0与74283的另一个数 A3A2A1A0相加，当X=1时，做减 法，将B的反值输出送到 74283的B3

45、B2B1B0与74283的另一个数 A3A2A1A0相加同时将X 本身作为进位输入接到 74283的C0,即可实现由X控制的加/减法器。如习题5-28图所示第6章习题解答6.1在图6.3由两个与非门构成的基本RS触发器中，如果 R、S两端的输入电压波形如图6.60所示，试画出输出端 Q和Q的波形。解:由给定的图形可知，R、S两端的输入信号状态可分为 7个时间段1个时间段内,1,0,输出为1, Q2个时间段内,0,0 ,输出为1, Q3个时间段内,0,1，输出为0, Q4个时间段内,1,1，输出保持不变同理，可画出其他几个时间段内的输出波形，如图所示。RSQQ习题6.1图6.2试用两个2输入或非门构成一个基本RS触发器，画出逻辑电路图并分析其工作原 理。解：由或非门构成的基本 RS触发器逻辑电路如图所示。QQ分析该电路的工作过程，可列出其特性表如表所示。图6.61所示，试画出Q和Q的输出波形,设触