三输入与非门版图设计

1、目 录1 绪 论11.1 设计背景11.2 设计目标22 三输入与非门电路原理图编辑32.1 三输入与非门电路结构32.2 三输入与非门电路仿真分析波形42.3 三输入与非门电路的版图绘制52.4 三输入与非门版图电路仿真并分析波形62.5 LVS检查匹配7总 结8参考文献9附录一：电路原理图网表10附录二：版图网表11 121 绪 论1.1 设计背景随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具1。国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑

2、电路仿真、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro

3、是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pr

4、o丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。虽然SPICE开发至今已经超过20年，然而其重要性并未随着制程的进步而降低。就国内的设计环境而言，商用的SPICE模拟软件主要有Hspice、Pspice、SBTspice、SmartSpice与Tspice等。1.2 设计目标1. 用tanner软件中的LEdit90绘制三输入与非门版图，并进行DRC验证。2. 用tanner软件中的TSpice70对三输入与非门的版图电路进行仿真并观察波形。3. 用tanner软件中的原理图编辑器S-Edit编辑三输入与非门电路原理图。4. 用tanner软件中的TSpice70对三

5、输入与非门电路进行仿真，并观察波形。5. 用tanner软件中的lvs.exe对三输入与非门进行LVS检验观察原理图与版图的匹配程度。2 三输入与非门电路原理图编辑2.1 三输入与非门电路结构 用CMOS实现三输入与非门电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是三个PMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平；原理图如图2.1所示。图2.1 三输入与非门电路原理图2.2 三输入与非门电路仿真分析波形 给三输入与非门电路网表输入高电平电源电压VDD和低电平GND，添加库，加入激

6、励，再进行瞬态分析3，.include "C:TannerTSpice70modelsml2_125.md".print tran v(A) v(B) v(C) v(Y).tran/op 1n 400n method=bdfvvdd Vdd Gnd 5Va A Gnd PULSE (0 5 40n 1n 1n 50n 100n)Vb B Gnd PULSE (0 5 30n 1n 1n 50n 100n)Vc C Gnd PULSE (0 5 20n 1n 1n 50n 100n) 对三输入与非门电路进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。波

7、形图如下图2.2所示：图2.2三输入与非门电路原理图输入输出仿真波形2.3 三输入与非门电路的版图绘制 用L-Edit版图绘制软件对三输入与非门电路进行版图绘制，同时进行DRC检查，对于进位和求和的输出反相器都采用了比较大的宽长比，提高了管子的驱动能力。为了使开关的上升时间与下降时间相等，PMOS的宽长比约为NMOS的3倍。进位从中间输出，求和从右面输出，整个版图的宽度和长度显得比较适中。三输入与非门版图如图2.3所示：图2.3 三输入与非门电路版图及DRC验证结果2.4 三输入与非门版图电路仿真并分析波形 给三输入与非门版图网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行

8、瞬态分析，.include "C:TannerTSpice70modelsml2_125.md".print tran v(A) v(B) v(C) v(Y).tran/op 1n 400n method=bdfvvdd Vdd Gnd 5Va A Gnd PULSE (0 5 40n 1n 1n 50n 100n)Vb B Gnd PULSE (0 5 30n 1n 1n 50n 100n)Vc C Gnd PULSE (0 5 20n 1n 1n 50n 100n)对三输入与非门版图进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。波形图如下图2.

9、4所示：图2.4三输入与非门版图输入输出仿真波形2.5 LVS检查匹配 用layout-Edit中的lvs对一位半加器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，分析输出结果检查一位半加器电路原理图与版图的匹配程度；输出结果如下图2.5所示：图2.5 三输入与非门LVS检查匹配图 由上图的Circuits are equal.可得电路原理图和版图完全匹配。总 结通过对典型的模拟电路的设计和IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。再借助tanner软件模拟电路的原理图绘制及其版图生成，熟悉了tanner在此方面的应用，以增强计算机辅助电路模拟

10、与设计的信心。 通过两个教学周的设计，综合运用所学的知识完成了设计任务。在版图设计的过程中，生成的版图网表无法显示输出的波形，后经老师指点，使我认识到是设置里边的两个选项忘记勾选，最后版图设计任务才得以完成。 通过两个教学周的设计，使我认识到细心的重要性，以及对待知识的严谨性。在对待科学知识的时候，我们始终要怀着一颗严谨和敬畏的心态，一丝不苟的循序渐进，不可急于求成。同时感谢指导老师张爽对我的悉心教导，是我在学习的道路上少走弯路。在本次的课设中在出错和改错的过程中，激起我对版图设计较强的兴趣，在实际运用中结合理论知识才能更好的融会贯通，更好的掌握和理解知识。所以经过这次课程设计，让我对版图这门

11、学科的理论知识和实际应用的软件使用方面有更深的认识，增强自己的综合能力。参考文献1陆瑞强编著.Tanner Pro集成电路设计与布局实战指导.北京：科学出版社,2007.2王志功，窦建华等译.CMOS集成电路-分析与设计.北京：电子工业出版社（第三版）,2004.10.3R.Jacob Baker,Harry W Li, David E.Boyce著，陈中建主译.CMOS电路设计布局与仿真.北京：机械工业出版社,2006.1.附录一：电路原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jun 10, 2015 at 0

12、7:17:28* Waveform probing be.options probefilename="C:TannerS-EditNandNand.dat"+ probesdbfile="C:TannerS-EditNandNand.sdb"+ probetopmodule="Module0".include C:TannerTSpice70modelsml2_125.md* Main circuit: Module0M1 N1 B N7 Gnd NMOS L=3u W=11u AD=66p PD=24u A

13、S=66p PS=24u M2 N7 C Gnd Gnd NMOS L=3u W=11u AD=66p PD=24u AS=66p PS=24u M3 Y A N1 Gnd NMOS L=3u W=11u AD=66p PD=24u AS=66p PS=24u M4 Y C Vdd Vdd PMOS L=3u W=11u AD=66p PD=24u AS=66p PS=24uM5 Y B Vdd Vdd PMOS L=3u W=11u AD=66p PD=24u AS=66p PS=24uM6 Y A Vdd Vdd PMOS L=3u W=11u AD=66p PD=24u AS=66p P

14、S=24u.include "C:TannerTSpice70modelsml2_125.md".print tran v(A) v(B) v(C) v(Y).tran/op 1n 400n method=bdfvvdd Vdd Gnd 5Va A Gnd PULSE (0 5 50n 1n 1n 50n 100n)Vb B Gnd PULSE (0 5 30n 1n 1n 50n 100n)Vc C Gnd PULSE (0 5 20n 1n 1n 50n 100n)* End of main circuit: Module0附录二：版图网表* Circuit Extra

15、cted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:TannerLEdit90SamplesSPRexample1Nand.tdb* Cell: Cell0Version 1.06* Extract Definition File: lights.ext* Extract Date and Time: 06/10/2015 - 06:57.include C:TannerTSpice70modelsml2_125.md* <Poly Resistor ID>*

16、 <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID&g

17、t;* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = Gnd (7,-29)* 2 = Y (67.5,10.5)* 3 = Vdd (62.5,50)* 6 = A (24.5,38)* 7

18、 = B (41.5,35.5)* 8 = C (59,35.5)M1 Y C Vdd Vdd PMOS L=3u W=11u * M1 DRAIN GATE SOURCE BULK (57 23.5 60 34.5) M2 Vdd B Y Vdd PMOS L=3u W=11u * M2 DRAIN GATE SOURCE BULK (40 23.5 43 34.5) M3 Y A Vdd Vdd PMOS L=3u W=11u * M3 DRAIN GATE SOURCE BULK (23.5 23.5 26.5 34.5) M4 Gnd C 5 Gnd NMOS L=3u W=11u * M4 DRAIN GATE SOURCE BULK (57 -16.5 60 -5.5) M5 5 B 4 Gnd NMOS L=3u W=11u * M5 DRAIN GATE SOURCE BULK (40 -16.5 43 -5.5) M6 4 A Y Gnd NMOS L=3u W=11u * M6 DRAIN GATE SOURCE BULK (23.5 -16.5 26.5 -5.5) .include "C:TannerTSpice70modelsml2_125.md".print tran v(A) v(B) v(C) v(