数字电路课程lecture11

1、LOGO数字电路数字电路W6L1600+1373-600-8729 喻平喻平NITW6L1主要内容内容回顾内容回顾1算术运算电路算术运算电路2可编程逻辑器件可编程逻辑器件3NIT内容回顾编码器与译码器数据分配器和选择器利用译码器和数据选择器实现逻辑函数数值比较器NITW6L1主要内容内容回顾内容回顾1算术运算电路算术运算电路2可编程逻辑器件可编程逻辑器件3NIT半加器和全加器 A B S C HA FA Ai Bi Ci-1 Ci Si 在两个二进制数相加时，不考虑低位来的进位的相加 -半加 在两个二进制数相加时，考虑低位进位的相加 -全加 加法器分为半加器和全加器两种。半加器全加器两个1位二

2、进制数相加:NIT半加器不考虑低位进位，将两个1位二进制数A、B相加的器件。 半加器的真值表 逻辑表达式1000C011110101000SBA 半加器的真值表 A B =1 & C=AB BAS BABAS+=如用与非门实现最少要几个门?C = AB 逻辑图NIT全加器1110100110010100全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 111011101001110010100000CSCBANIT全加器

3、iiiii CBAABCCBACBACBASiiio)( CBAABBCACBAABC S A B Ci Co BA iCBA AB i)(CBA 1 CO CO A B S CO Ci C O C I 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi NIT构建全加器的其他方法 你能用74x15174x138设计全加器吗? 用这两种器件组成逻辑函数产生电路,有什么不同?iiiii CBAABCCBACBACBASiiio)( CBAABBCACBAABC NIT加法器的应用1110100110010100全加器真值表 11

4、1011101001110010100000CSCBAABC有奇数个1时S为1；ABC有偶数个1和全为0时S为0。-用全加器组成三位二进制代码奇偶校验器用全加器组成八位二进制代码奇偶校验器，电路应如何连接？NIT多位加法器:串行进位加法器（1）串行进位加法器如何用1位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C3 C0 C1 C2 FA0 FA1 FA2 FA3 0NIT多位加法器:超前进位加法器定义两

5、个中间变量Gi和Pi ： Gi= AiBi 提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。定义第i 位的进位信号（Ci ）：1 iiiiiiC)BA(BACCi= GiPi Ci-1 1 iiiiCBAS)BA(piii NIT多位加法器:超前进位加法器Ci= GiPi Ci-1 1 iiiiCBAS在C-1=0时，每一位的进位只与Pi, Gi 有关，可以并行实现。NIT超前进位集成4位加法器74LS283 A3 B2 A2 B1 A1 B0 A0 C1 74HC283 B3 CO S3 S2 S1 S0 74

6、HC283逻辑框图 VCC B3 S3 CO A2 S2 A3 B2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 S1 B0 C1 GND A1 S0 A0 B1 74HC283引脚图NIT74LS283逻辑图 B3 A3 B2 A2 B1 A1 B0 A0 C1 & 1 & 1 & 1 & 1 & 1 1 1 & & & & C O (C3) & P3 1 1 & & & & P2 1 1 & & & P1 1 1 &

7、; & P0 1 1 S3 1 S2 1 S1 1 S0 NIT74LS283应用举例 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 CO S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片内是超前进位，而片与片之间是串行进位。例1. 用两片74LS283构成一个8位二进制数加法器。NIT74LS283应用举例 B1 B0 B3

8、B2 A1 A0 A3 A2 S3 74283 S2 S1 S0 C1 CO 0 8421码输入余3码输出1 10 0用74283构成将8421BCD码转换为余3码的码制转换电路 。8421码余3码000000010010001101000101+0011+0011+0011CONIT集成超前进位产生器74LS182 Cn+x Cn+y Cn+z 3P3 Cn & & 1 1 1 1 1 3G2P3 2G3 1P3 1G3 0P3 0GP G& & & & & & & & & & & &am

9、p; 逻辑图 74LS182 Cn+x Cn+y Cn+z G P Cn G0 P0 G1 P1 G2 P2 G3 P3 逻辑符号NIT减法运算电路 在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。若n位二进制的原码为N原，则与它相对应的2 的补码为N补=2N N原补码与反码的关系式N补=N反+1设两个数A、B相减，利用以上两式可得A B=A+B补2n=A+B反+12nNIT减法运算电路1）AB 0的情况。2）AB 0的情况。 结果表明，在AB 0时，如加补进位信号为1，所得的差就是差的原码。在AB 0时，如加补的进位信号为0，所得的差是差绝对值的补码。A=0

10、101 ，B=0001A= 0001 ，B=0101 0 1 0 1 A 1 1 1 0 B反反 + 1 1 0 1 0 0 0 0 0 1 A 1 0 1 0 B反反 + 1 0 1 1 0 0 NIT输出为原码的4位减法运算逻辑图 D3 D2 D1 D0 =11 =11 =11 =11 0 C 1 74HC283(I) A0 A1 A2 A3 B0 B1 B2 B3 S3 S2 S1 S0 CO V 1 C 1 1 74HC283(I) A0 A1 A2 A3 B0 B1 B2 B3 S3 S2 S1 S0 D3 D2 D1 D0 1 1 1 1 CO A0 A1 A2 A3 B0 B1

11、B2 B3 0110NITW6L1主要内容内容回顾内容回顾1算术运算电路算术运算电路2可编程逻辑器件可编程逻辑器件3NIT组合可编程逻辑器件可编程逻辑器件是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。NITPLD结构、表示方法及分类与门阵列或门阵列乘积项和项PLD主体输入电路输入信号互补输入输出电路输出函数反馈输入信号 可由或阵列直接输出，构成组合输出； 通过寄存器输出，构成时序方式输出。1、PLD的基本结构NITPLD结构、表示方法及分类输 出 或门阵列 与门阵列 输 入 B A Y Z (b) 与门阵列或门阵列乘积项和项互补输

12、入NITPLD结构、表示方法及分类2. PLD的逻辑符号表示方法(1) 连接的方式 硬硬线线连连接接单单元元 被被编编程程接接通通单单 被被编编程程擦擦除除单单元元 NITPLD结构、表示方法及分类(2)基本门电路的表示方式L=A+B+C+ DDA BCF1=ABC与门或门A B C DF1 AB C& L AB C1L DF1=A+B+C+D NITPLD结构、表示方法及分类 L4 A B A B L3 A B A B L3 A B A B A A A A EN EN 三态输出缓冲器输出恒等于0的与门输出为1的与门 A A A 输入缓冲器NITPLD结构、表示方法及分类(3) 编程连

13、接技术 A L B C D L VCC A B C D 熔丝熔丝 PLD表示的与门熔丝工艺的与门原理图NITVCC+(5V) R 3kW L D1 D2 D3 A B C 高电平A、B、C有一个输入低电平0VA、B、C三个都输入高电平+5V5V0V5V低电平 L VCC A B C D 5V5V5VL=ABCNIT(4) 浮栅MOS管开关用不同的浮栅MOS管连接的PLD，编程信息的擦除方法也不同。SIMOS管连接的PLD，采用紫外光照射擦除；Flotox MOS管和快闪叠栅MOS管，采用电擦除方法。浮栅MOS管叠栅注入MOS(SIMOS)管浮栅隧道氧化层MOS(Flotox MOS)管快闪(F

14、lash)叠栅MOS管NIT 当浮栅上带有负电荷时，使得MOS管的开启电压变高，如果给控制栅加上VT1控制电压，MOS管仍处于截止状态。若要擦除，可用紫外线或X射线，距管子2厘米处照射15-20分钟。 当浮栅上没有电荷时，给控制栅加上大于VT1的控制电压 ，MOS管导通。a.叠栅注入MOS(SIMOS)管 25V25VGND5V5VGND iD VT1 VT2 vGS 浮栅无电子 O 编程前 iD VT1 VT2 vGS 浮栅无电子 浮栅有电子 O 编程前 编程后 NIT浮栅延长区与漏区N+之间的交叠处有一个厚度约为80(埃)的薄绝缘层遂道区。当遂道区的电场强度大到一定程度，使漏区与浮栅间出现

15、导电遂道，形成电流将浮栅电荷泄放掉。遂道MOS管是用电擦除的，擦除速度快。 N+ N+ 隧隧道道 P P型型衬衬底底 源源极极s s 控控制制栅栅g gc c 漏漏极极d d 浮浮栅栅d s gc gf b.浮栅隧道氧化层MOS(Flotox MOS)管 NIT结构特点: 1.闪速存储器存储单元MOS管的源极N+区大于漏极N+区，而SIMOS管的源极N+区和漏极N+区是对称的； 2. 浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。c.快闪叠栅MOS管开关 （Flash Memory)特点：结构简单、集成度高、编程可靠、擦除快捷。 N+ N+ P P 型衬底型衬底 源极源极s s 控制栅控制

16、栅 g gc c 漏极漏极d d 浮栅浮栅d s gc gf NIT3.PLD的分类PROMPLAPALGAL低密度可编程逻辑器件（LDPLD）EPLDCPLDFPGA高密度可编程逻辑器件（HDPLD）可编程逻辑器件（PLD）按集成密度划分为NITPLD中的三种与、或阵列 与与阵阵列列 B A L1 L0 可可编编程程 或或阵阵列列 固固定定 与阵列、或阵列均可编程(PLA)与阵列固定，或阵列可编程(PROM)与阵列可编程，或阵列固定(PAL和GAL等) 与阵列与阵列 B A L1 L0 可编程可编程 或阵列或阵列 可编程可编程 与与阵阵列列 B A L1 L0 或或阵阵列列 可可编编程程 固固定定 按PLD中的与、或阵列是否编程分NIT组合逻辑电路的 PLD 实现例1 由PLA构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。写出该电路的逻辑表达式： Bn An Sn Cn+1 Cn NITPLD实现全加器nnnnnnnnnnnnnnnnnnn