五邑大学电工与电子技术课件第14章

1、第第1414章章 振振荡电荡电路路本章主要内本章主要内容容 本章主要介绍正弦波振荡电源和非正弦波振荡电源的组成、本章主要介绍正弦波振荡电源和非正弦波振荡电源的组成、工作原理及应用。正弦波振荡电源介绍工作原理及应用。正弦波振荡电源介绍RC正弦波振荡电源和正弦波振荡电源和LC正弦波振荡电源；非正弦波振荡电源介绍矩形波振荡电源和三正弦波振荡电源；非正弦波振荡电源介绍矩形波振荡电源和三角波振荡电源。角波振荡电源。【引例引例】 如何输出正弦如何输出正弦波、方波和三波、方波和三角波的？角波的？模拟信号源模拟信号源模拟信号源内部线路板模拟信号源内部线路板RC正弦波电源电路及波形正弦波电源电路及波形14.1

2、14.1 双稳态触发双稳态触发器器 14.1.1 14.1.1 概述概述由门电路构成由门电路构成由双稳态触发器由双稳态触发器和门电路构成和门电路构成14.1 14.1 双稳态触发双稳态触发器器 双稳态触发器特点双稳态触发器特点 能自行保持两个稳定状态，能自行保持两个稳定状态，“0”态或态或“1”态，态，即能存储即能存储1位二进制数码位二进制数码 ；有置有置“0”（复位，（复位，Reset）和置）和置“1”（置位，（置位，Set)功能。功能。双稳态触发器分类双稳态触发器分类 基本基本RS触发器触发器 时钟触发器时钟触发器 RS触发器触发器 JK触发器触发器 D触发器触发器 T 触发器触发器 说明

3、：说明：触发器两个输出端触发器两个输出端Q、Q触发器输出端触发器输出端Q有初态（旧态、原态）有初态（旧态、原态）nQ和次态（新态）和次态（新态）+1nQ14.1 14.1 双稳态触发双稳态触发器器 14.1.2 14.1.2 基本基本RS触发器触发器与非门构成的基本与非门构成的基本RS触发器电路触发器电路逻辑符号逻辑符号表示低电表示低电平触发平触发表示输出表示输出Q的取反的取反工作原理工作原理14.1 14.1 双稳态触发双稳态触发器器 0DR0DS0011111nnQQ禁态，两禁态，两个输入端个输入端不能同时不能同时加低电平加低电平 1111？不定不定态态输入同输入同时转为时转为1约束条件：

4、约束条件： 0=DDSR14.1 14.1 双稳态触发双稳态触发器器 0DR1DS1011000nQ01nQ1nQ复位端复位端置置0态或复位态或复位 1DR0DS0101010nQ11nQ1nQ置位端置位端触发器置触发器置1态或置位态或置位14.1 14.1 双稳态触发双稳态触发器器 1DR1DS11nnQQ10011111100保持原态保持原态或存储状或存储状态态基本基本RS触发器功能表触发器功能表14.1 14.1 双稳态触发双稳态触发器器 基本基本RSRS触发器的动作特点：触发器的动作特点：触发器的输出在任何时候触发器的输出在任何时候都是由输入信号决定的都是由输入信号决定的 注意：注意：

5、基本基本RSRS触发器的应用：触发器的应用：基本基本RSRS触发器是触发器是时钟双稳态触时钟双稳态触发器的基本组成部分，其作用是设置触发器初始状态，另发器的基本组成部分，其作用是设置触发器初始状态，另外它还可以构成按钮的防抖动电路及数据寄存器。外它还可以构成按钮的防抖动电路及数据寄存器。防抖电路防抖电路RSDSDRQQSCCUWK1WK1V5波形波形14.1 14.1 双稳态触发双稳态触发器器 【例例14.1-1】 对于基本对于基本RS触发器，若输入端所加电压波形如图触发器，若输入端所加电压波形如图所示，试画出触发器输出端所示，试画出触发器输出端Q和和Q的电压波形。的电压波形。【解解】 DRt

6、DSt00Q00ttQ态态禁禁态态定定不不的的 输输 入入 与与 输输 出出 波波 形形例例图图1.11 47.11 4001100111114.1 14.1 双稳态触发双稳态触发器器 14.1.3 14.1.3 时钟触发器时钟触发器将带有时钟控制触发的触发器统称为时钟触发器。将带有时钟控制触发的触发器统称为时钟触发器。时钟脉冲（时钟脉冲（Clock Pulse）：）： 在数字系统中，大部分存在一个时钟控制各部分电路在数字系统中，大部分存在一个时钟控制各部分电路协调工作，这个时钟就是矩形脉冲信号，被称为时钟脉冲协调工作，这个时钟就是矩形脉冲信号，被称为时钟脉冲（Clock Pulse），简称）

7、，简称CLK或或CP 。0100CLKt1时时钟钟脉脉冲冲电电压压的的波波形形图图8.114时钟脉冲波形时钟脉冲波形脉冲前沿脉冲前沿（上升沿）（上升沿）脉冲后沿脉冲后沿（下降沿）（下降沿）14.1 14.1 双稳态触发双稳态触发器器 1. RS触发器触发器（1）电平）电平RS触发器触发器原理电路原理电路1SC 11RC LKQQ逻逻 辑辑 符符 号号) b (DSDR&QQC LKSR1G2G3G4GRS原原 理理 电电 路路)(aDSDR辑 符 号触 发 器 的 原 理 电 路 及 逻电 平图R S9.1141 SC 11 RC L KQQ逻逻 辑辑 符符 号号) b (DSDR&a

8、mp;QQC L KSR1G2G3G4GRS原原 理理 电电 路路) ( aDSDR辑 符 号触 发 器 的 原 理 电 路 及 逻电 平图R S9.11 4逻辑符号逻辑符号置位端，低电置位端，低电平设初态为平设初态为“1”复位端，低电平复位端，低电平设初态为设初态为“0”14.1 14.1 双稳态触发双稳态触发器器 工作原理工作原理 0 CLK=011保持原态不保持原态不变变14.1 14.1 双稳态触发双稳态触发器器 CLK=1100111011011110011011100114.1 14.1 双稳态触发双稳态触发器器 1 SC 11 RC L KQQ逻逻 辑辑 符符 号号) b (DS

9、DR&QQC L KSR1G2G3G4GRS原原 理理 电电 路路) ( aDSDR辑 符 号触 发 器 的 原 理 电 路 及 逻电 平图R S9.11 4功能表功能表电平电平RSRS触发器的动作特点：触发器的动作特点：是在时钟脉冲是在时钟脉冲CLK为高电为高电平时，输出状态随输入改变的，因此电平平时，输出状态随输入改变的，因此电平RS触发器又触发器又称为同步称为同步RS触发器。触发器。注意：注意：14.1 14.1 双稳态触发双稳态触发器器 【例例14.1-2】对于电平对于电平RS触发器，若时钟脉冲触发器，若时钟脉冲CLK、输入、输入R和和S、RD的电压波形如图所示，并设的电压波形

10、如图所示，并设SD=1，试画出输出端，试画出输出端Q和和Q的波形。的波形。【解解】 1 SC 11 RC L KQQ逻逻 辑辑 符符 号号) b (DSDR&QQC L KSR1G2G3G4GRS原原 理理 电电 路路) (aDSDR辑 符 号触 发 器 的 原 理 电 路 及 逻电 平图R S9.11 4C L Kt0DR0RS00ttt00QQtt的的 输输 出出 电电 压压 波波 形形例例图图2.11 41 5.11 4CLKt0DR0RS00ttt00QQtt的的输输出出电电压压波波形形例例图图2. 11415. 114禁态禁态不定态不定态复位复位14.1 14.1 双稳态触发

11、双稳态触发器器 （2）主从结构的）主从结构的RS触发器触发器 为了防止电平为了防止电平RS触发器输出状态在时钟脉冲触发器输出状态在时钟脉冲CLK高电平高电平时时“乱跳乱跳”，在电路结构上做了改变，即利用两个电平触发的，在电路结构上做了改变，即利用两个电平触发的RS触发器构成主从结构的触发器构成主从结构的RS触发器。触发器。 原理电路原理电路逻辑符号逻辑符号表示表示表示输出状态表示输出状态滞后输入状态。滞后输入状态。 14.1 14.1 双稳态触发双稳态触发器器 注意：注意：主从触发器的状态相同主从触发器的状态相同01011010主QQ 工作原理工作原理 CLK=00111主触发器保持状态不变，

12、主触发器保持状态不变，从触发器也保持原态不变从触发器也保持原态不变14.1 14.1 双稳态触发双稳态触发器器 14.1 14.1 双稳态触发双稳态触发器器 CLK=11011主触发器状态随输入主触发器状态随输入S、R改变，改变，但从触发器保持原态不变但从触发器保持原态不变14.1 14.1 双稳态触发双稳态触发器器 CLK=1 CLK=01 00 111主触发器状态不变，主触发器状态不变，从触发器状态与主触从触发器状态与主触发器新态相同。发器新态相同。14.1 14.1 双稳态触发双稳态触发器器 主从主从RS触发器的动作特点触发器的动作特点 主从主从RS触发器输出触发器输出Q的状态在的状态在

13、CLK高电平期间保持不变。高电平期间保持不变。当在外接时钟脉冲当在外接时钟脉冲CLK由高电平转为低电平，即下降沿到来后，由高电平转为低电平，即下降沿到来后，从触发器的输出状态按同步从触发器的输出状态按同步RS触发器的功能表变化。触发器的功能表变化。 【例例14.1-3】若主从若主从RS触发器的输入触发器的输入电压波形如图所示试画出主触发器输电压波形如图所示试画出主触发器输出端出端Q主主和触发器输出端和触发器输出端Q的波形的波形 C L Kt0DR0RS00ttt00QQtt的的 输输 出出 电电 压压 波波 形形例例图图2.11 41 5.11 414.1 14.1 双稳态触发双稳态触发器器

14、【解解】 C L Kt0DR0RS00ttt00主主QQ tt的的 输输 入入 、 输输 出出 波波 形形例例图图3.11 41 71.1 4CLKt0DR0RS00ttt00主主QQ tt的的输输入入、输输出出波波形形例例图图3. 114171.142. JK触发器触发器14.1 14.1 双稳态触发双稳态触发器器 （1 1）主从）主从JKJK触发器触发器 尽管主从尽管主从RS触发器在触发器在CLK=1期间不会出现翻转现象，但期间不会出现翻转现象，但仍然存在禁态。为了消除这种状态，将主从仍然存在禁态。为了消除这种状态，将主从RS触发器的输出触发器的输出端反馈回输入端，则构成了主从端反馈回输入

15、端，则构成了主从JK触发器。触发器。 原理电路原理电路逻辑符号逻辑符号14.1 14.1 双稳态触发双稳态触发器器 工作原理工作原理 J=K=00011保持原态：保持原态：14.1 14.1 双稳态触发双稳态触发器器 J=0，K=10110010nnQQ01111011nnQQ01nnQQ10100001保持原态保持原态翻转翻转11110置置0态态0 J=1，K=0100010nnQQ01110111nnQQ01nnQQ101翻转翻转保持原态保持原态1101011001置置1态态14.1 14.1 双稳态触发双稳态触发器器 14.1 14.1 双稳态触发双稳态触发器器 J=1，K=111001

16、0nnQQ01110111nnQQ01nnQQ1010翻转翻转翻转翻转1101011001010011011nnQQnnQQ1计数状态计数状态功能表功能表14.1 14.1 双稳态触发双稳态触发器器 14.1 14.1 双稳态触发双稳态触发器器 【例例14.1-4】时钟脉冲时钟脉冲CLK、输入端、输入端J和和K的电压波形如图所示，的电压波形如图所示，输入到主从输入到主从JK触发器上，设触发器的初态为触发器上，设触发器的初态为“0“，试画出主触发，试画出主触发器和从触发器的输出端器和从触发器的输出端Q主主、 Q和和Q的波形。的波形。【解解】 14.1 14.1 双稳态触发双稳态触发器器 （2 2

17、）边沿）边沿JKJK触发器触发器 为了提高抗干扰能力，将主从为了提高抗干扰能力，将主从JK触发器的结构进行了改进，触发器的结构进行了改进，使得输出端的状态只决定时钟脉冲边沿到来时刻的输入端状使得输出端的状态只决定时钟脉冲边沿到来时刻的输入端状态，这就是边沿触发的态，这就是边沿触发的JK触发器，简称边沿触发器。触发器，简称边沿触发器。 原理电路原理电路逻辑符号逻辑符号触发脉冲触发脉冲下降沿翻下降沿翻转转14.1 14.1 双稳态触发双稳态触发器器 工作原理工作原理010011nnQQ11010111011Q随随JK变化变化 边沿边沿JKJK触发器的输出状态随输入改触发器的输出状态随输入改变只在脉

18、冲下降沿到来的那一瞬间变只在脉冲下降沿到来的那一瞬间 由此例可以看出，由此例可以看出，J和和K的干的干扰脉冲对边沿扰脉冲对边沿JK触发器没有影响。触发器没有影响。由于由于JK触发器应用非常广泛，因此触发器应用非常广泛，因此集成集成JK触发器的种类很多，如集成触发器的种类很多，如集成双主从双主从JK触发器触发器74HC73、集成双下、集成双下降沿降沿JK触发器触发器74HC112等。等。14.1 14.1 双稳态触发双稳态触发器器 【例例14.1-5】时钟脉冲时钟脉冲CLK、输入端、输入端J和和K的电压波形如图所示，的电压波形如图所示，输入到边沿输入到边沿JK触发器上，设触发器的初态为触发器上，

19、设触发器的初态为“0“，试画出触发器，试画出触发器的输出端的输出端Q和和Q的波形。的波形。【解解】 14.1 14.1 双稳态触发双稳态触发器器 3. D触发器触发器D触发器也称为数据锁存器，其输出端状态随输入端变化触发器也称为数据锁存器，其输出端状态随输入端变化 。边沿边沿D触发器的原理电路触发器的原理电路上升沿触发的边沿上升沿触发的边沿D触发器的逻辑符号触发器的逻辑符号14.1 14.1 双稳态触发双稳态触发器器 工作原理工作原理 CLK=1100nnQQ1 CLK=0010nnQQ114.1 14.1 双稳态触发双稳态触发器器 0111DQn1 CLK=0入输出输DSDR1nQ1nQ01

20、110010111011011DC L K0触触 发发 器器 的的 逻逻 辑辑 功功 能能 表表表表D4.11 4说说 明明复复 位位置置 位位”置置 “ 0”置置 “ 1功能表功能表14.1 14.1 双稳态触发双稳态触发器器 【例例14.1-6】对于边沿对于边沿D触发器，若输入波形如图所示，并设触触发器，若输入波形如图所示，并设触发器的初态为发器的初态为“1”，试画出输出端，试画出输出端Q和和Q的波形。的波形。【解解】 入输出输DSDR1nQ1nQ01110010111011011DC L K0触触 发发 器器 的的 逻逻 辑辑 功功 能能 表表表表D4.11 4说说 明明复复 位位置置

21、位位”置置 “ 0”置置 “ 114.1 14.1 双稳态触发双稳态触发器器 4. T 触发器和触发器和T触发器触发器输输 入入出输1nQ1nQ01TnQnQnQnQ触触 发发 器器 的的 逻逻 辑辑 功功 能能 表表表表T5.114说说 明明存存 储储计计 数数T触发器的功能表触发器的功能表 T T 触发器触发器当当T=0时，触发器保持原态，即存时，触发器保持原态，即存储状态；当储状态；当T=1时，触发器状态与时，触发器状态与原态相反，为计数状态。原态相反，为计数状态。 TT触发器触发器具有计数功能的触发器为具有计数功能的触发器为T触发器，即触发器，即nnQQ114.1 14.1 双稳态触发

22、双稳态触发器器 14.1.3 14.1.3 时钟双稳态触发器逻辑功能的描述时钟双稳态触发器逻辑功能的描述 时钟双稳态触发器逻辑功能的描述有逻辑符号、功能表、时钟双稳态触发器逻辑功能的描述有逻辑符号、功能表、特性方程、状态转换图、和时序图等。这里只介绍特性方程、状态转换图、和时序图等。这里只介绍RS触发器、触发器、JK触发器、触发器、D触发器及触发器及T触发器的特性方程和状态转换图。触发器的特性方程和状态转换图。1. RS触发器触发器SR1nQnQ0010001000101101011101110111001*1触触发发器器的的功功能能表表表表RS6.114功能表功能表卡诺图卡诺图0:1RSQR

23、SQnn约束条件约束条件特特性性方方程程14.1 14.1 双稳态触发双稳态触发器器 SR1nQnQ0010001000101101011101110111001*1触触发发器器的的功功能能表表表表RS6.114状态转换图状态转换图2. JK触发器触发器KJ1nQnQ00100010001011010111011101001110触触 发发 器器 的的 功功 能能 表表表表JK7.114 卡诺图卡诺图特特性性方方程程nnnQKQJQ1功能表功能表14.1 14.1 双稳态触发双稳态触发器器 KJ1nQnQ00100010001011010111011101001110触触 发发 器器 的的 功

24、功 能能 表表表表JK7.114 状态转换图状态转换图3. D触发器触发器特性方程特性方程DQn1状态转换图状态转换图功能表功能表14.1 14.1 双稳态触发双稳态触发器器 4. T触发器触发器T1nQnQ000111010110触触 发发 器器 的的 功功 能能 表表表表T9.11 4功能表功能表特性方程特性方程nnnnQTQTQTQ1当当T=0时，触发器保持原态；时，触发器保持原态；当当T=1时，新态为旧态取反时，新态为旧态取反 DK 14.1 14.1 双稳态触发双稳态触发器器 【例例14.1-7】 试利用下降沿触发的边沿试利用下降沿触发的边沿JK触发器构成触发器构成D触发器、触发器、

25、T触发器，并画出连接电路。触发器，并画出连接电路。 【解解】 比较各触发器的特性方程，即比较各触发器的特性方程，即JK： nnnQKQJQ1 D： nnnnnDQQDQQDQ)(1T： 1nnnQTQTQ由由JK构成构成DJ=D 由由JK构成构成TJ=K=T 1JC 11KQQ1DCLK1JC 11KQQTCLK触触 发发 器器Da)(触触 发发 器器Tb)(触触 发发 器器触触 发发 器器 和和触触 发发 器器 构构 成成由由 边边 沿沿图图TDJK43.114 14.1 14.1 双稳态触发双稳态触发器器 【例例14.1-8】电路如图所示，试写出触发器的特性方程。若已知电路如图所示，试写出

26、触发器的特性方程。若已知时钟脉冲时钟脉冲CLK和输入端和输入端A、B的电压波形如图所示，试画出输出的电压波形如图所示，试画出输出端端Q的波形，设电路初态为的波形，设电路初态为“0”。1DC1QQ=1CLKAB的的电电 路路例例图图8.11444.114CLKt00tAQ0tB0t电电 压压 波波 形形中中 触触 发发 器器 输输 入入 与与 输输 出出 的的例例图图8.11445.114CLKt00tAQ0tB0t电电压压波波形形中中触触发发器器输输入入与与输输出出的的例例图图8. 11445. 114【解解】 D触发器的特性方程为触发器的特性方程为 DQn1由所给电路得由所给电路得 BABA

27、BADBABAQn+=1+Q的波形的波形14.1 14.1 双稳态触发双稳态触发器器 【14.1-9】 利用利用JK触发器和触发器和D触发器构成触发器，画出其逻辑电触发器构成触发器，画出其逻辑电路。路。【解解】 T触发器即为计数状态，其特性方程为触发器即为计数状态，其特性方程为nnQQ1JK： nnnQKQJQ1a. J=K=1 b. J=Q，K=1； c. J=Q，K=Q D： 1nQDD= Q构成构成T构成构成T14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 14.2.1 14.2.1 概述概述 时序逻辑电路是由存储电路和组合逻辑电路共同组成的，时序逻辑电路是由存储电路和组合逻辑

28、电路共同组成的，它的输出状态不仅与输入有关，还与电路的过去状态有关，即它的输出状态不仅与输入有关，还与电路的过去状态有关，即具有存储功能。具有存储功能。 时序逻辑电路构成框图时序逻辑电路构成框图驱动方程驱动方程描述时序逻辑电描述时序逻辑电路的三个方程路的三个方程输出方程输出方程状态方程状态方程输入输入信号信号 输出输出信号信号 存储电路的输存储电路的输入信号入信号 存储电路的存储电路的输出信号输出信号14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 （1 1）输出方程：）输出方程： 表示输出变量与输入变量及触表示输出变量与输入变量及触发器输出端初态的关系，即发器输出端初态的关系，即 )

29、(),()(111mnijqqQxxXFyyY（2 2）驱动方程）驱动方程 表示触发器的输入端与输入变量和触发器输出端初态的表示触发器的输入端与输入变量和触发器输出端初态的关系，可写成关系，可写成 )(),()(111mnijqqQxxXFyyZ（3 3）状态方程）状态方程 表示触发器输出端新态与输入变量及触发器初态的关系，表示触发器输出端新态与输入变量及触发器初态的关系，实质上是各触发器的特性方程，可写成实质上是各触发器的特性方程，可写成)(),()(1111mnimnqqQxxXFqqQ14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 时序逻辑电路的分类时序逻辑电路的分类 （1 1

30、）根据输出和输入的关系）根据输出和输入的关系米里型米里型 ：输出变量与输入变量有关，即：输出变量与输入变量有关，即)(),()(111mnijqqQxxXFyyY穆尔型：输出变量与输入变量无关，即穆尔型：输出变量与输入变量无关，即)()(11mnjqqQFyyY（2 2）根据各触发器时钟脉冲的接法）根据各触发器时钟脉冲的接法同步时序逻辑电路：所有触发器的时钟脉冲接到同一端，故所同步时序逻辑电路：所有触发器的时钟脉冲接到同一端，故所有触发器的动作是在同一脉冲的作用下。有触发器的动作是在同一脉冲的作用下。 异步时序逻辑电路：各触发器时钟脉冲不接到同一端，所以它异步时序逻辑电路：各触发器时钟脉冲不接

31、到同一端，所以它们的翻转不是由同一时钟脉冲的控制。们的翻转不是由同一时钟脉冲的控制。 14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 14.2.2 14.2.2 同步时序逻辑电路的分析同步时序逻辑电路的分析 时序逻辑电路的分析就是在给定逻辑电路的情况下，得出时序逻辑电路的分析就是在给定逻辑电路的情况下，得出电路的逻辑功能，即完成什么工作。对于同步时序逻辑电路分电路的逻辑功能，即完成什么工作。对于同步时序逻辑电路分析，可先不考虑时钟脉冲的控制。析，可先不考虑时钟脉冲的控制。步骤步骤 列出驱动方程，即触发器的输入端方程；列出驱动方程，即触发器的输入端方程； 列出输出方程；列出输出方程；

32、列出状态方程，即触发器的新态与原态及输入的关列出状态方程，即触发器的新态与原态及输入的关系，这可由触发器的特性方程得到；系，这可由触发器的特性方程得到； 列出电路的状态转换表或状态转换图，分析电路的逻列出电路的状态转换表或状态转换图，分析电路的逻辑功能。辑功能。 根据状态转换表或状态转换图得出电路的逻辑功能。根据状态转换表或状态转换图得出电路的逻辑功能。 由电路看出，此电路是由电路看出，此电路是穆尔型同步时序逻辑电路穆尔型同步时序逻辑电路 。14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 【例例14.2-1】 电路如图所示，试分析其逻辑功能，写出电路的驱电路如图所示，试分析其逻辑功能

33、，写出电路的驱动方程、状态方程和输出方程。动方程、状态方程和输出方程。【解解】 列出驱动方程列出驱动方程 2131231QQDQDQD 列出输出方程列出输出方程 3131QQQQY14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 列出状态方程列出状态方程 DQn12131231QQDQDQDD触发器的特性方程触发器的特性方程 将驱动方程代入特性方程中，得到电将驱动方程代入特性方程中，得到电路的状态方程路的状态方程2131312123111QQDQQDQQDQnnn列状态转换表，画出状态转换图列状态转换表，画出状态转换图 设电路的初态为设电路的初态为000，则由，则由状态方程和输出方程可

34、得到电路状态方程和输出方程可得到电路的状态转换表的状态转换表 。14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 由状态表画出状态转换图由状态表画出状态转换图 由状态转换图看出，此电路在时钟脉冲由状态转换图看出，此电路在时钟脉冲CLK控制下，输出端状控制下，输出端状态构成一个循环，即态构成一个循环，即000001011111110000，即，即5个个时钟周期，输出状态循环一次，这种电路叫做计数器，由于是时钟周期，输出状态循环一次，这种电路叫做计数器，由于是5个时钟周期循环一次，故称五进制计数器。个时钟周期循环一次，故称五进制计数器。 可以自可以自启动启动14.2 14.2 时时序序逻辑

35、电逻辑电路的分析路的分析 【例例14.2-2】 由边沿由边沿JK触发器构成的电路如图所示，试列出电触发器构成的电路如图所示，试列出电路的驱动方程、输出方程和状态方程，列出电路的状态转换表，路的驱动方程、输出方程和状态方程，列出电路的状态转换表，画出电路的状态转换图，分析电路的逻辑功能，说明电路能否画出电路的状态转换图，分析电路的逻辑功能，说明电路能否自启动。画出电路在自启动。画出电路在8个时钟脉冲个时钟脉冲CLK的作用下，输出端的电压的作用下，输出端的电压时序图。时序图。【解解】 列出驱动方程列出驱动方程 1=,=1=,=3213122131KQQJQKJKQJ 列出输出方程列出输出方程 3Q

36、Y 列出状态方程列出状态方程 JK触发器的特性方程为触发器的特性方程为 nnnQKQJQ114.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 31233331321212122221213111111QQQQKQJQQQQQQQQKQJQQQQKQJQnnn1=,=1=,=3213122131KQQJQKJKQJ列状态转换表列状态转换表14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 画出状态转换图和时序图画出状态转换图和时序图 五进制计数器五进制计数器可以自启动可以自启动状态转换图状态转换图时序图时序图14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 * *14.2.3

37、 14.2.3 异步时序逻辑电路的分析异步时序逻辑电路的分析 在异步时序逻辑电路中，由于各触发器的时钟脉冲在异步时序逻辑电路中，由于各触发器的时钟脉冲CLK不不是接在一起，因此在列出驱动方程、输出方程和状态方程后，是接在一起，因此在列出驱动方程、输出方程和状态方程后，若要得到电路的状态转换表，除了利用状态方程外，还要考虑若要得到电路的状态转换表，除了利用状态方程外，还要考虑各触发器时钟脉冲的控制各触发器时钟脉冲的控制 【例例14142-32-3】 异步时序逻辑电路如图所示，试分析电路的逻辑异步时序逻辑电路如图所示，试分析电路的逻辑功能。功能。【解解】 （1 1）列出电路的驱动方程）列出电路的驱

38、动方程 1,1,33201010210KJQQKQJKQQJ14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 （2 2）写出电路的状态方程）写出电路的状态方程 JK触发器的特性方程为触发器的特性方程为 nnnQKQJQ11,1,33201010210KJQQKQJKQQJ222221212010111111021000010QQKQJQQQQQQQKQJQQQQQKQJQnnnnnnnnn（3 3）写出各触发器的时钟脉冲）写出各触发器的时钟脉冲CLKCLK1210QCLKCLKCLKCLK14.2 14.2 时时序序逻辑电逻辑电路的分析路的分析 （4 4）根据电路的状态方程和各）根据电

39、路的状态方程和各触发器的时钟脉冲列出电路的状触发器的时钟脉冲列出电路的状态转换表态转换表 222221212010111111021000010QQKQJQQQQQQQKQJQQQQQKQJQnnnnnnnnn1210QCLKCLKCLKCLK（5 5）分析逻辑功能）分析逻辑功能 该电路为异步六进该电路为异步六进制加法计数器，且能够制加法计数器，且能够自启动。自启动。 14.3 14.3 常用常用时时序序逻辑电逻辑电路路14.3.1 14.3.1 寄存器寄存器 寄存器是能寄存二进制数码的时序逻辑电路。寄存器是能寄存二进制数码的时序逻辑电路。它是由触发它是由触发器构成的。器构成的。1个触发器可以

40、寄存一位二进制数码，如果需要寄存个触发器可以寄存一位二进制数码，如果需要寄存n位二进制数码，则需要位二进制数码，则需要n个触发器。个触发器。寄存器寄存器分类分类数码寄存器数码寄存器移位寄存器移位寄存器左移寄存器左移寄存器右移寄存器右移寄存器1. 数码寄存器数码寄存器步骤：步骤： 清零；清零； 寄存。寄存。 数码寄存器可由基本数码寄存器可由基本RS触发触发器构成也可由器构成也可由D触发器、触发器、JK触发触发器构成。器构成。四位数码寄存器四位数码寄存器注意：注意：不需要清零，只要给出寄存指令，即不需要清零，只要给出寄存指令，即CLKCLK上升沿到来，上升沿到来，输出状态与输入状态相同，即存入数据

41、。输出状态与输入状态相同，即存入数据。 14.3 14.3 常用常用时时序序逻辑电逻辑电路路由边沿由边沿D触发器构成的四位数码寄存器触发器构成的四位数码寄存器 2.移位寄存器移位寄存器移位寄存移位寄存器分类器分类（根据数据的存储方（根据数据的存储方式和取出方式式和取出方式 ）串入串出（串入串出（SISO）移位寄存器）移位寄存器 串入并出（串入并出（SIPO）移位寄存器）移位寄存器 并入并出（并入并出（PIPO）移位寄存器）移位寄存器 14.3 14.3 常用常用时时序序逻辑电逻辑电路路由由D触发器构成触发器构成的串入串出右移的串入串出右移（SISO）寄存器）寄存器 状态转换表状态转换表时序图时

42、序图110114.3 14.3 常用常用时时序序逻辑电逻辑电路路左移寄左移寄存器存器3. 集成双向移位寄存器集成双向移位寄存器原理自原理自行分析行分析 74LS194为集成四位双向通用移位寄为集成四位双向通用移位寄存器，具有数据的并行输入、并行输出、存器，具有数据的并行输入、并行输出、左移、右移，以及控制输入等功能。左移、右移，以及控制输入等功能。 外形图外形图管脚图管脚图14.3 14.3 常用常用时时序序逻辑电逻辑电路路C L RC L KAQBQCQDQA BCD1 S0SS RS L1 9 4L7 4S入输出输C L RAQC L KM o d eL保 持 原 态1 S0S串 行（ 右

43、 移 ）S LS R行并ABCDBQCQDQ ABCD A B C DS R )(清 零)(并 行 置 数S RAQBQCQS L BQCQDQS L（ 左 移 ） 保 持 原 态的的 功功 能能 表表 及及 逻逻 辑辑 符符 号号器器四四 位位 双双 向向 通通 用用 移移 位位 寄寄 存存图图1 9 4L S7 44.31 4 功功 能能 表表)(a逻逻 辑辑 符符 号号)(b000011011111110000C L RC L KAQBQCQDQABCD1 S0 SS RS L1 9 4L7 4S入输出输C L RAQC L KM o d e L保 持 原 态1 S 0 S串 行（ 右

44、移 ）S LS R行并ABCDBQCQDQ ABCDABCDS R )(清 零)(并 行 置 数S RAQBQCQS L BQCQDQS L（ 左 移 ） 保 持 原 态的的 功功 能能 表表 及及 逻逻 辑辑 符符 号号器器四四 位位 双双 向向 通通 用用 移移 位位 寄寄 存存图图1 9 4L S7 44.31 4功功 能能 表表) (a逻逻 辑辑 符符 号号) ( b000011011111110000逻辑符号逻辑符号功能表功能表CLR清零输入端清零输入端 ，低电平有效，低电平有效CLK 寄存脉冲，上升沿触发寄存脉冲，上升沿触发 S1、S0 工作模式控制输入端工作模式控制输入端 SL、

45、SR 串行数据输入端串行数据输入端A、B、C、D并行数据输入端并行数据输入端QA、QB、QC、QD并行数据输出端并行数据输出端14.3 14.3 常用常用时时序序逻辑电逻辑电路路双向移位寄存器除了实现数据的串双向移位寄存器除了实现数据的串- -并行转换，也可以并行转换，也可以作为分频器、序列信号检测电路及环形计数器等。利作为分频器、序列信号检测电路及环形计数器等。利用两片用两片74LS19474LS194可扩展成八位双向移位寄存器可扩展成八位双向移位寄存器 八位双向移位寄存器八位双向移位寄存器 14.3 14.3 常用常用时时序序逻辑电逻辑电路路【例例14.3-114.3-1】 由四位双向通用

46、移位寄存器由四位双向通用移位寄存器74LS19474LS194构成的电路如构成的电路如图所示，试分析其逻辑功能。图所示，试分析其逻辑功能。【解解】 S1=1S0=0左移串行数据输入左移串行数据输入经过经过4个个CLK，X输入输入1101Y=1故电路是完成序列信号故电路是完成序列信号“1101”的检测功能，且最后的的检测功能，且最后的1可以可以作为下一组作为下一组1101的第一个的第一个“1”，这，这“1”是重叠用的，故此为是重叠用的，故此为可重叠的序列信号检测电路。可重叠的序列信号检测电路。 14.3 14.3 常用常用时时序序逻辑电逻辑电路路14.3.2 14.3.2 计数器计数器 计数器是

47、累计输入时钟脉冲计数器是累计输入时钟脉冲CLK的个数，除了计量脉冲个数的个数，除了计量脉冲个数外，还可作为分频器、定时器等，广泛用于计算机和各种电子设外，还可作为分频器、定时器等，广泛用于计算机和各种电子设备中。备中。分类分类根据计算脉冲数目的长度（模长）：二进制计数根据计算脉冲数目的长度（模长）：二进制计数器、十进制计数器和器、十进制计数器和N进制计数器进制计数器 触发器是否同步动作：同步计数器和异步计数器触发器是否同步动作：同步计数器和异步计数器 根据脉冲的累加还是递减：加法计数根据脉冲的累加还是递减：加法计数器、减法计数器以及可逆计数器（即可器、减法计数器以及可逆计数器（即可以累加计数又

48、可以递减计数）以累加计数又可以递减计数） 14.3 14.3 常用常用时时序序逻辑电逻辑电路路1二进制计数器二进制计数器（1 1）同步二进制计数器）同步二进制计数器 同步二进制计数器包括同同步二进制计数器包括同步二进制加法计数器和同步二步二进制加法计数器和同步二进制减法计数器。进制减法计数器。同步四位二进制加法计同步四位二进制加法计数器的状态转换图数器的状态转换图 同步二进制加法计数器是每同步二进制加法计数器是每增加一个时钟脉冲，计数器状态增加一个时钟脉冲，计数器状态加加“1”。若二进制加法计数器输。若二进制加法计数器输出端的个数（即位数）为出端的个数（即位数）为n，则，则输出状态循环的个数为

49、输出状态循环的个数为2n，最大，最大计数为计数为2n-1 ，其中，其中2n称为计数器称为计数器的模长。的模长。 a. a.同步二进制加法计数器同步二进制加法计数器 14.3 14.3 常用常用时时序序逻辑电逻辑电路路1JC11KQQ1JC11KQQ1JC11KQQ1JC11KQQ&2Q1Q3Q0QCLKY输输出出进进位位1数数器器四四位位同同步步二二进进制制加加法法计计图图7.3141=11KJ122=QKJ1233=QQKJ12344=QQQKJ驱动方程驱动方程实现的电路实现的电路1234=QQQQY14.3 14.3 常用常用时时序序逻辑电逻辑电路路集成四位同步二进制加法计数器芯片

50、集成四位同步二进制加法计数器芯片 74LS161外形图外形图管脚图管脚图入输出输CLRCLK 异异 步步 置置 零零EPETLOAD同同 步步 预预 置置 数数不不 变变 ）保保 持持RCO(D CCQBQAQ明明说说BA) 0RCO保保 持持 （加加 法法 计计 数数计计 数数 状状 态态0000 0 0 011111 10111DQCQBQAQDQCQBQAQDQ功功 能能 表表)(a的的 功功 能能 表表 及及 逻逻 辑辑 符符 号号法法 计计 数数 器器集集 成成 四四 位位 同同 步步 二二 进进 制制 加加图图161LS748.314 CLRCLKABCDRCOLOAD161L74

51、 SETEPCQBQAQDQ逻逻 辑辑 符符 号号)(b功能表功能表逻辑符号逻辑符号14.3 14.3 常用常用时时序序逻辑电逻辑电路路接成计数状态的电路接成计数状态的电路 时序图时序图 b.b.同步二进制减法计数器同步二进制减法计数器 同步二进制减法计数器是每同步二进制减法计数器是每增加一个时钟脉冲，计数器状态增加一个时钟脉冲，计数器状态减减“1”。 驱动方程驱动方程1=11KJ122=QKJ1233=QQKJ12344=QQQKJ3210YQ Q QQ实现的实现的电路电路14.3 14.3 常用常用时时序序逻辑电逻辑电路路14.3 14.3 常用常用时时序序逻辑电逻辑电路路集成单脉冲输入的

52、四位同步可集成单脉冲输入的四位同步可逆计数器芯片逆计数器芯片 74LS191外形图外形图管脚图管脚图功能表功能表逻辑符号逻辑符号负脉冲负脉冲输出端输出端14.3 14.3 常用常用时时序序逻辑电逻辑电路路四位二进制加法计数器四位二进制加法计数器 注意：注意：74LS16374LS163也是常用的也是常用的4 4位位同步可逆计数器，与同步可逆计数器，与74HC19174HC191不不同之处在它具有异步清零输入端同之处在它具有异步清零输入端和异步预置数输入端，另外它属和异步预置数输入端，另外它属于双时钟控制加于双时钟控制加/ /减计数。减计数。逻辑符号逻辑符号14.3 14.3 常用常用时时序序逻

53、辑电逻辑电路路（2 2）异步二进制计数器）异步二进制计数器 4位异步二进制加法计数器，是将位异步二进制加法计数器，是将各触发器接成各触发器接成T ? 触发器。触发器。 低位触发低位触发器的时钟接到器的时钟接到CLK上，其余分别接到上，其余分别接到前一个触发器的输出端。前一个触发器的输出端。实现的电路实现的电路14.3 14.3 常用常用时时序序逻辑电逻辑电路路2十进制计数器十进制计数器（1 1）同步十进制计数器）同步十进制计数器 与同步四位二进制加法计与同步四位二进制加法计数器相比，同步十进制加法数器相比，同步十进制加法计数器的状态循环为计数器的状态循环为00001001，当第十个脉冲到来后计

54、数器，当第十个脉冲到来后计数器的状态的状态1001不是翻转为不是翻转为1010，而是而是0000，需修改电路。，需修改电路。 实现的实现的电路电路14.3 14.3 常用常用时时序序逻辑电逻辑电路路驱动方程驱动方程03210310220130100,1QKQQQJQQKJQKQQJKJ30QQY 输出方程输出方程30321013210210121013011010QQQQQQQQQQQQQQQQQQQQQQnnnn状态方程状态方程14.3 14.3 常用常用时时序序逻辑电逻辑电路路30321013210210121013011010QQQQQQQQQQQQQQQQQQQQQQnnnn状态转状态

55、转换图换图电路可以电路可以自启动自启动集成同步十进制计数器芯片集成同步十进制计数器芯片 74LS160简介简介外形图外形图管脚图管脚图入输出输CLRCLK 异异 步步 置置 零零EPETLOAD同同 步步 预预 置置 数数不不 变变 ）保保 持持RCO(D CCQBQAQ明明说说BA) 0RCO保保 持持 （加加 法法 计计 数数计计 数数 状状 态态0000 0 0 011111 10111DQCQBQAQDQCQBQAQDQ功功 能能 表表)(a的的 功功 能能 表表 及及 逻逻 辑辑 符符 号号法法 计计 数数 器器集集 成成 四四 位位 同同 步步 二二 进进 制制 加加图图161LS

56、748.314 CLRCLKABCDRCOLOAD161L74 SETEPCQBQAQDQ逻逻 辑辑 符符 号号)(b功能表功能表逻辑符号逻辑符号14.3 14.3 常用常用时时序序逻辑电逻辑电路路14.3 14.3 常用常用时时序序逻辑电逻辑电路路接成计数状态的电路接成计数状态的电路 时序图时序图 （2 2）可逆十进制计数器）可逆十进制计数器 74LS190为同步十进制可逆计数器，其功能表、逻辑符号及为同步十进制可逆计数器，其功能表、逻辑符号及管脚图都与管脚图都与74LS191相同，相同，74LS190为十进制计数器，若进行加为十进制计数器，若进行加法计数时，输出状态由法计数时，输出状态由0

57、000至至1001，输出一进位脉冲；若进行减，输出一进位脉冲；若进行减法计数时，输出状态由法计数时，输出状态由1001到到0000，输出一借位脉冲。，输出一借位脉冲。14.3 14.3 常用常用时时序序逻辑电逻辑电路路（3 3）异步十进制计数器）异步十进制计数器 74LS90、74LS290都是集成异步二都是集成异步二-五五-十计数器，只是十计数器，只是管脚排列不同管脚排列不同 。外形图外形图 管脚图管脚图 逻辑符号逻辑符号 功功能能表表 14.3 14.3 常用常用时时序序逻辑电逻辑电路路3任意进制计数器任意进制计数器 即不是二进制计数器，也不是十进制计数器称为任意进制即不是二进制计数器，也不是十进制计数器称为任意进制计数器。任意进制计数器可以由触发器构成，也可以利用集成计数器。任意进制计数器可以由触发器构成，也可以利用集成芯片的清零端或置数端构成。芯片的清零端或置数端构成。任意进制计数器任意进制计数器 14.3 14.3 常用常用时时序序逻辑电逻辑电路路N（N=16或或N=10）进制集成计数器进制集成计数器 M进制计数器（非进制计数器（非16进制和非进制和非10进制）进制） 构成构成 MN：需要多